用于快闪存储器的负电压开关电路的制作方法
【专利摘要】本发明提供一种用于快闪存储器的负电压开关电路。所述负电压开关电路包括外部电源开关单元、内部电源开关单元以及阱偏压开关单元，其中，所述阱偏压开关单元包括电平转换器和晶体管，所述晶体管受使能信号以及外部电源电压的影响而导通或截止，用于提供阱偏压控制。本发明所提供的用于快闪存储器的负电压开关电路包括三层负电源开关，可以通过逻辑信号传输外部和内部电源电压，在高负偏压和地电压之间快速切换。
【专利说明】
用于快闪存储器的负电压开关电路
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种用于快闪存储器(flash memory)的负电压(negative voltage)开关电路(switch circuit) ο
【背景技术】
[0002]快闪存储器电路需要内部和外部电源开关用于编程和擦除操作，需要字线/位线驱动器以传输高电压。但是高电压从栗体(pump block)产生，并且由外部电源支持。正偏压传输比负偏压传输更容易。因为正偏压传输通过高电压PMOS晶体管进行，所以总是阱偏压(well bias)高于或小于栗偏压，并且容易打开/关闭。
[0003]然而，负偏压传输考虑P阱偏压和高电压NMOS晶体管。如果P阱偏压高于负偏压，偏压条件不接受，所以总是控制P阱偏压低于负偏压。用于快闪存储器的常规开关电路通常包括外部和内部开关。外部和内部电源电压的传输为分离的两个路径，并且内部路径总是需要在外部使能的时候截止。反之，外部偏压不能使用直流(DC)电源，它需要在地(GND)和负偏压之间转换(交流状态，AC)，否则不能开关。这意味着常规AC和DC是分离的，并且外部电源需要AC转换。
【发明内容】
[0004]针对现有技术的不足，本发明一种用于快闪存储器的负电压开关电路。所述负电压开关电路包括外部电源开关单元、内部电源开关单元以及阱偏压开关单元。其中，所述阱偏压开关单元包括电平转换器(level shifter)和晶体管，所述晶体管受使能(enable)信号以及外部电源电压的影响而导通(on)或截止(off)，用于提供阱偏压控制。
[0005]在本发明的一个实施例中，所述使能信号包括第一使能信号和第二使能信号，所述晶体管包括第四晶体管、第五晶体管和第六晶体管，所述电平转换器为第二电平转换器。其中，所述第一使能信号输入到所述第二电平转换器的第一输入端，所述第二电平转换器的第一输出端与所述第四晶体管的栅极相连；所述第二使能信号输入到所述第五晶体管的栅极；所述外部电源电压输入到所述第二电平转换器的第二输入端，所述第二电平转换器的第二输出端与所述第六晶体管的栅极相连；以及所述第五晶体管和所述第六晶体管的通道的一端彼此相连，所述第五晶体管的通道的另一端连接所述第四晶体管的通道的一端，所述第四晶体管的通道的另一端连接到所述外部电源电压，所述第六晶体管的通道的另一端连接到Vss，所述第四晶体管、所述第五晶体管和所述第六晶体管的各自的衬底相互连接到所述外部电源电压。
[0006]在本发明的一个实施例中，当所述负电压开关电路的输出为所述外部电源电压时，所述第四晶体管导通，并且所述第五晶体管和所述第六晶体管截止。
[0007]在本发明的一个实施例中，当所述外部电源电压为地电压时，所述第四晶体管截止，并且所述第五晶体管和所述第六晶体管导通。
[0008]在本发明的一个实施例中，所述外部电源开关单元包括第一电平转换器、第一晶体管、第二晶体管以及第三晶体管。其中，所述第一使能信号输入到所述第一电平转换器的第一输入端，所述第一电平转换器的第一输出端与所述第一晶体管的栅极相连；第四使能信号输入到所述第二晶体管的栅极；所述外部电源电压输入到所述第一电平转换器的第二输入端，所述第一电平转换器的第二输出端与所述第三晶体管的栅极相连；以及所述第二晶体管和所述第三晶体管的通道的一端彼此相连，所述第二晶体管的通道的另一端连接所述第一晶体管的通道的一端，所述第一晶体管的通道的另一端和衬底均连接到所述外部电源电压，所述第三晶体管的通道的另一端连接到Vss，所述第二晶体管和所述第三晶体管的各自的衬底相互连接到所述第五晶体管的通道的一端。
[0009]在本发明的一个实施例中，当所述负电压开关电路的输出为所述外部电源电压时，所述第一晶体管导通，并且所述第二晶体管和所述第三晶体管截止。
[0010]在本发明的一个实施例中，所述外部电源电压为地电压时，所述第一晶体管截止，并且所述第二晶体管和所述第三晶体管导通。
[0011 ] 在本发明的一个实施例中，所述内部电源开关单元包括第三电平转换器和第七晶体管。其中，第三使能信号输入到所述第三电平转换器的第一输入端，所述第三电平转换器的第一输出端与所述第七晶体管的栅极相连；以及内部电源电压输入到所述第七晶体管的通道的一端，所述第七晶体管的通道的另一端与所述负电压开关电路的输出端相连，所述第七晶体管的衬底与所述第四晶体管的衬底相互连接。
[0012]在本发明的一个实施例中，当所述第七晶体管导通时，所述内部电源电压被传输到所述负电压开关电路的输出。
[0013]在本发明的一个实施例中，所述晶体管为高电压NMOS管。
[0014]本发明所提供的用于快闪存储器的负电压开关电路包括三层负电源开关，可以通过逻辑信号传输外部和内部电源电压，在高负偏压和地电压之间快速切换。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1示出了现有的用于快闪存储器的负电压开关电路；
[0018]图2示出了根据本发明实施例的用于快闪存储器的负电压开关电路；以及
[0019]图3示出了图2的负电压开关电路的控制信号电平表。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
[0022]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述夕卜，本发明还可以具有其他实施方式。
[0024]快闪存储器电路需要内部和外部电源开关用于编程和擦除操作，图1示出了现有的用于快闪存储器的负电压开关电路。如图1所示，现有的用于快闪存储器的负电压开关电路可以支持内部AC负栗电源，但是必须通过外部偏压电源开关，而不是通过内部逻辑信号，因为没有地路径(ground path)。AC栗路径需要在高外部偏压期间保护负路径。
[0025]本发明提供一种用于快闪存储器的负电压开关电路，它包括DC外部、阱偏压开关和内部偏压开关部分。阱偏压块从外部高负偏压保护地路径。因此，本发明可以通过数字输入信号进行开关。图2示出了根据本发明实施例的用于快闪存储器的负电压开关电路200。如图2所示，负电压开关电路200包括外部电源开关单元201、内部电源开关单元203以及阱偏压开关单元202。其中，阱偏压开关单元202包括电平转换器2021和晶体管N4、N5和N6，晶体管受使能信号EN1、EN2以及外部电源电压EXT_VNN的影响而导通或截止，用于提供讲偏压控制。
[0026]具体地，外部电源开关单元201可以包括第一电平转换器2011、第一晶体管N1、第二晶体管N2以及第三晶体管N3。其中，第一使能信号ENl输入到第一电平转换器2011的第一输入端爪_!^，第一电平转换器2011的第一输出端VNXP与第一晶体管NI的栅极相连；第四使能信号ENlb输入到第二晶体管N2的栅极；外部电源电压EXT_VNN输入到第一电平转换器2011的第二输入端NHVIN，第一电平转换器2011的第二输出端VNXPb与第三晶体管N3的栅极相连；第二晶体管N2和第三晶体管N3的通道的一端彼此相连，第二晶体管N2的通道的另一端连接第一晶体管NI的通道的一端，第一晶体管NI的通道的另一端和衬底均连接到外部电源电压EXT_VNN，第三晶体管N3的通道的另一端连接到Vss。其中，第一使能信号ENl可以为第一高电平使能信号，第四使能信号ENlb可以为第一低电平使能信号。
[0027]阱偏压开关单元202可以包括第二电平转换器2021、第四晶体管N4、第五晶体管N5和第六晶体管N6。其中，第一使能信号ENl输入到第二电平转换器2021的第一输入端IN_HV，第二电平转换器2021的第一输出端VNXP与第四晶体管N4的栅极相连；第二使能信号EN2输入到第五晶体管N5的栅极；外部电源电压EXT_VNN输入到第二电平转换器的第二输入端NHVIN，第二电平转换器2021的第二输出端VNXPb与第六晶体管N6的栅极相连；第五晶体管N5和第六晶体管N6的通道的一端彼此相连，第五晶体管N5的通道的另一端连接第四晶体管N4的通道的一端，第四晶体管N4的通道的另一端连接到外部电源电压EXT_VNN，第六晶体管N6的通道的另一端连接到Vss。其中，EN2可以为第二高电平使能信号，夕卜部电源电压EXT_VNN可以为在地电压GND和负电压之间切换的交流AC电压，例如为-6V/0V切换的AC电压。
[0028]内部电源开关单元203可以包括第三电平转换器2031和第七晶体管N7。其中，第三使能信号EN3输入到第三电平转换器2031的第一输入端IN_HV，第三电平转换器2031的第一输出端VNXP与第七晶体管N7的栅极相连；内部电源电压INT_VNN输入到第七晶体管N7的通道的一端，第七晶体管N7的通道的另一端与负电压开关电路200的输出端VOUT相连。其中，第三使能信号EN3可以为第三高电平使能信号。
[0029]三个开关单元之间的连接如图2所示，第二晶体管N2和第三晶体管N3的各自的衬底相互连接，并与第五晶体管N5的通道的一端相连，第四晶体管N4、第五晶体管N5、第六晶体管N6和第七晶体管N7的各自的衬底互连，并且连接到外部电源电压EXT_VNN。
[0030]在外部电源开关单元201中，当负电压开关电路200的输出VOUT为外部电源电压EXT_VNN时，第一晶体管NI导通，并且第二晶体管N2和第三晶体管M3截止。当外部电源电压EXT_VNN为地电压GND时，第一晶体管NI截止，并且第二晶体管N2和第三晶体管N3导通。
[0031]在阱偏压开关单元202中，当负电压开关电路200的输出VOUT为外部电源电压EXT_VNN时，第四晶体管N4导通，并且第五晶体管N5和第六晶体管N6截止。当外部电源电压EXT_VNN为地电压GND时，第四晶体管N4截止，并且第五晶体管N5和第六晶体管N6导通。
[0032]在内部电源开关单元203中，当第七晶体管N7导通时，内部电源电压INT_VNN被传输到负电压开关电路200的输出VOUT。
[0033]根据本发明的一个实施例，第一至第七晶体管可以为高电压NMOS管。
[0034]根据本发明的实施例的三层快速负电压开关可以在AC和DC电源之间进行控制，或者以快速转换时间传输内部和外部电源电压。AC和DC负电源开关兼容，不需要电源改变。外部负偏压在高电压负偏压和GND传输期间控制P阱偏压。控制P阱偏压之后，可以通过逻辑信号传输高电压负偏压和GND偏压这两者。如果内部偏压被传输，外部偏压路径也可以使能，以监控内部偏压电平。
[0035]图3示出了图2的负电压开关电路200的控制信号电平表。如图3所示，所有数字信号可以支持DC负电源切换，而没有电源改变。另外内部负AC偏压传输和监控作为PAD。这意味着AC和DC电源可以通过逻辑信号改变。
[0036]例如，当负电压开关电路200操作在外部模式时，如果第一使能信号ENl为高电平H(例如3.3V)，第四使能信号ENlb、第二使能信号EN2、第三使能信号EN3为低电平L(例如0V)，外部电源电压EXT_VNN可以为直流电压，例如为DC_VNN = -6V，则外部电源电压EXT_VNN经由NI到输出V0UT，输出VOUT为-6V，外部偏压被传输至快闪存储器；或者，外部电源电压EXT_VNN可以为交流电压，例如为AC_VNN = OV — -6V，则外部电源电压EXT_VNN经由NI到输出V0UT，输出VOUT为-6V，外部偏压被传输至快闪存储器。如果EN1、EN3为低电平L (例如0V)，ENlb、EN2为高电平H(例如3.3V)，则外部偏压DC_VNN = -6V不能传输至输出V0UT，另一路径(即从外部开关单元的Vss经由N3和N2)连接输出V0UT，如果Vss为0V，则输出VOUT为OV。
[0037]当负电压开关电路200操作在内部模式时，如果第一使能信号ENl和第三使能信号EN3为高电平H，第四使能信号ENlb和第二使能信号EN2为低电平L，例如ENl = EN3 =
3.3V，ENlb = EN2 = 0V,内部电源电压INT_VNN即内部栗偏压例如为AC电压OV — -6V，则AC_VNN = -6V经由第七晶体管N7传输至VOUT，输出VOUT为-6V，内部栗偏压被传输至快闪存储器；在相同的条件下，内部栗偏压AC_GND = OV经由第七晶体管N7传输至V0UT，输出VOUT为0V。在内部模式中，内部栗偏压被传输至快闪存储器，输出VOUT处的电压亦经由第一晶体管NI传输至外部电源电压EXT_VNN焊盘PAD，因此，通过检测外部电源电压EXT_VNN焊盘PAD处的电压，可以监控内部电源电压的电平值。
[0038]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种用于快闪存储器的负电压开关电路，其特征在于，所述负电压开关电路包括外部电源开关单元、内部电源开关单元以及阱偏压开关单元，其中，所述阱偏压开关单元包括电平转换器和晶体管，所述晶体管受使能信号以及外部电源电压的影响而导通或截止，用于提供阱偏压控制。2.如权利要求1所述的负电压开关电路，其特征在于，所述使能信号包括第一使能信号和第二使能信号，所述晶体管包括第四晶体管、第五晶体管和第六晶体管，所述电平转换器为第二电平转换器，其中， 所述第一使能信号输入到所述第二电平转换器的第一输入端，所述第二电平转换器的第一输出端与所述第四晶体管的栅极相连； 所述第二使能信号输入到所述第五晶体管的栅极； 所述外部电源电压输入到所述第二电平转换器的第二输入端，所述第二电平转换器的第二输出端与所述第六晶体管的栅极相连；以及 所述第五晶体管和所述第六晶体管的通道的一端彼此相连，所述第五晶体管的通道的另一端连接所述第四晶体管的通道的一端，所述第四晶体管的通道的另一端连接到所述外部电源电压，所述第六晶体管的通道的另一端连接到Vss，所述第四晶体管、所述第五晶体管和所述第六晶体管的各自的衬底相互连接到所述外部电源电压。3.如权利要求2所述的负电压开关电路，其特征在于，当所述负电压开关电路的输出为所述外部电源电压时，所述第四晶体管导通，并且所述第五晶体管和所述第六晶体管截止。4.如权利要求2所述的负电压开关电路，其特征在于，当所述外部电源电压为地电压时，所述第四晶体管截止，并且所述第五晶体管和所述第六晶体管导通。5.如权利要求2所述的负电压开关电路，其特征在于，所述外部电源开关单元包括第一电平转换器、第一晶体管、第二晶体管以及第三晶体管，其中， 所述第一使能信号输入到所述第一电平转换器的第一输入端，所述第一电平转换器的第一输出端与所述第一晶体管的栅极相连； 第四使能信号输入到所述第二晶体管的栅极； 所述外部电源电压输入到所述第一电平转换器的第二输入端，所述第一电平转换器的第二输出端与所述第三晶体管的栅极相连；以及 所述第二晶体管和所述第三晶体管的通道的一端彼此相连，所述第二晶体管的通道的另一端连接所述第一晶体管的通道的一端，所述第一晶体管的通道的另一端和衬底均连接到所述外部电源电压，所述第三晶体管的通道的另一端连接到Vss，所述第二晶体管和所述第三晶体管的各自的衬底相互连接到所述第五晶体管的通道的一端。6.如权利要求5所述的负电压开关电路，其特征在于，当所述负电压开关电路的输出为所述外部电源电压时，所述第一晶体管导通，并且所述第二晶体管和所述第三晶体管截止。7.如权利要求5所述的负电压开关电路，其特征在于，所述外部电源电压为地电压时，所述第一晶体管截止，并且所述第二晶体管和所述第三晶体管导通。8.如权利要求2所述的负电压开关电路，其特征在于，所述内部电源开关单元包括第三电平转换器和第七晶体管，其中， 第三使能信号输入到所述第三电平转换器的第一输入端，所述第三电平转换器的第一输出端与所述第七晶体管的栅极相连；以及 内部电源电压输入到所述第七晶体管的通道的一端，所述第七晶体管的通道的另一端与所述负电压开关电路的输出端相连，所述第七晶体管的衬底与所述第四晶体管的衬底相互连接。9.如权利要求8所述的负电压开关电路，其特征在于，当所述第七晶体管导通时，所述内部电源电压被传输到所述负电压开关电路的输出。10.如权利要求1-9中的任一项所述的负电压开关电路，所述晶体管为高电压NMOS管。
【文档编号】G11C16/12GK105825893SQ201510009259
【公开日】2016年8月3日
【申请日】2015年1月8日
【发明人】權彞振, 倪昊, 殷常伟, 高龙辉
【申请人】中芯国际集成电路制造(上海)有限公司