存储器读取方法以及数字存储器装置的制造方法

存储器读取方法以及数字存储器装置的制造方法
【专利摘要】本发明提供了一种存储器读取方法以及数字存储器装置，使用具有划分为数据暂存器以及快取暂存器的数据缓冲器、使用者可设定的与快取暂存器有关的内部错误更正码以及快速损坏区块管理。当数据读取操作时，错误更正码状态可由错误更正码状态位元所显示。状态(1:1)可代表整个多页面的输出数据包含多于每页面4位元错误的连续读取模式，然而，会有人想知道每一页面或每一页面分区的错误更正码状态，对于前者，在输出页面结束时，判断整个页面的错误更正码状态并将其存于状态暂存器；对于后者，在输出对应的页面分区前，判断并输出每一页面分区的错误更正码状态。本发明能够整合错误更正码处理，不需要等待时间。
【专利说明】
存储器读取方法以及数字存储器装置
技术领域
[0001]本发明有关于数字存储器装置及其操作方法，特别有关于具有整合错误更正码处理的与非门快闪式存储器及其操作方法。
【背景技术】
[0002]与非门快闪式存储器在数据存储中相当受到欢迎，因为使用单层式(singlelevel cell, SLC)与非门快闪式存储器的存储器单元尺寸本质上较小，使得512Mb以上的单层式与非门快闪式存储器在成本对密度上相当具有优势。
[0003]与非门快闪式存储器也在数据存储以外的各种应用中变得相当受欢迎，包括代码映射(code shadowing)。尽管通常使用的单层式与非门快闪式存储器具有架构、效能、数据完整性以及损坏区域限制，使其难以支持适合串行或非门快闪式存储器的高速代码映射的应用，各种技术已被开发出来使得与非门快闪式存储器能够适合这些应用。
[0004]错误更正码(Error Correct1n Code, EEC)演算法已经被发展为管理数据完整性的问题。在一方法中，内部的错误更正码计算于页面写入时被执行完成的，产生的错误更正码信息被存储于每一页面的被称为备用区域的额外的64字元组(byte)区域中。当数据读取操作时，错误更正码引擎根据先前存储的错误更正码信息而验证数据，并且在有限的范围内进行指定的校正。验证以及更正状态由第一错误更正码状态位元ECC-O以及第二错误更正码状态位元ECC-1，根据以下的方式所表明。第二错误更正码状态位元ECC-1、第一错误更正码状态位元ECC-O的状态为(0:0)时，代表整个数据输出为成功而不需要任何错误更正码来更正。第二错误更正码状态位元ECC-1、第一错误更正码状态位元ECC-O的状态为(0:1)时，代表整个数据输出为成功，需要I?4位元/页面的错误更正码来更正单一页面或是多个页面。第二错误更正码状态位元ECC-1、第一错误更正码状态位元ECC-O的状态为(1:0)时，代表整个数据输出仅在单一页面上包括4位元以上的错误，且无法由错误更正码修复，该数据不适合使用。在连续读取模式中，可使用一额外的指令来读出包括该错误的页面的页面地址(PageAddress，PA)。第二错误更正码状态位元ECC-1、第一错误更正码状态位元ECC-O的状态为(1:1)时，代表整个数据输出在多个页面中的每个页面包括4位元以上的错误。在连续读取模式中，额外的指令提供具有错误的最后一页面的页面地址，而其他具有错误的页面的页面地址并不会被提报。

【发明内容】

[0005]本发明提供一种存储器读取方法以及数字存储器装置，解决了现有技术难以支持适合串行或非门快闪式存储器的高速代码映射应用的问题。
[0006]本发明的一实施例为一种存储器读取方法，适用于自一数字存储器装置连续读取数据，其中上述数字存储器装置包括相互耦接的一与非门快闪式存储器阵列以及一页面缓冲器，上述页面缓冲器至少被划分为一第一部分以及一第二部分，存储器读取方法包括:自上述与非门快闪式存储器阵列存取一第一页面的一第一数据；自上述第一数据于上述页面缓冲器的上述第一部分中建立一第一错误更正码处理数据；判断上述第一错误更正码处理数据的一第一错误更正码状态；自上述页面缓冲器的上述第一部分输出上述第一错误更正码处理数据；与上述输出上述第一错误更正码处理数据的步骤相重叠的时间中，自上述第一数据于上述页面缓冲器的上述第二部分中建立一第二错误更正码处理数据；从上述第一错误更正码处理数据的上述第一错误更正码状态且于上述建立上述第二错误更正码处理数据的步骤的时间内，决定一第二页面的一第二数据的一第二错误更正码状态，上述第二数据包括上述第一错误更正码处理数据以及上述第二错误更正码处理数据；将上述第二错误更正码状态存储于一状态暂存器；与上述输出上述第一错误更正码处理数据的步骤相重叠的时间中，自上述与非门快闪式存储器阵列存取一第一连续页面的数据；自上述页面缓冲器的上述第二部分输出上述第二错误更正码处理数据；与上述输出上述第二错误更正码处理数据的步骤相重叠的时间中，自上述第一连续页面的数据于上述页面缓冲器的上述第一部分建立一第三错误更正码处理数据；判断上述第三错误更正码处理数据的一第三错误更正码状态；自上述页面缓冲器的上述第一部分输出上述第三错误更正码处理数据；与上述输出上述第三错误更正码处理数据的步骤相重叠的时间中，在上述数据缓冲器的上述第二部分中，自上述第一连续页面的数据建立一第四错误更正码处理数据；自上述第三错误更正码处理数据的上述第三错误更正码状态且于上述建立上述第四错误更正码处理数据的步骤时，判断一第三页面的一第三数据的一第四错误更正码状态，上述第三数据包括上述第三错误更正码处理数据以及上述第四错误更正码处理数据；存储上述第四错误更正码状态于上述状态暂存器；以及与上述输出上述第三错误更正码处理数据的步骤相重叠的时间中，自上述与非门快闪式存储器阵列存取一第二连续页面的数据。
[0007]本发明的另一实施例为一种数字存储器装置，包括:一与非门快闪式存储器阵列；一行解码器，耦接至上述与非门快闪式存储器阵列；一数据暂存器，耦接至上述与非门快闪式存储器阵列，并包括至少一第一数据部分以及一第二数据部分；一快取暂存器，耦接至上述数据暂存器，并包括至少一第一快取部分以及一第二快取部分，上述第一数据部分对应至上述第一快取部分，上述第二数据部分对应至上述第二快取部分；一错误更正码电路，耦接至上述快取暂存器；一列解码器，耦接至上述快取暂存器；以及一控制电路，耦接至上述行解码器、上述列解码器、上述数据暂存器、上述快取暂存器以及上述错误更正码电路。上述控制电路包括多个逻辑元件以及多个暂存器元件，用以执行以下的功能:自上述与非门快闪式存储器阵列载入一第一页面的一第一数据至上述数据暂存器；自上述快取暂存器的上述第一快取部分，将上述第一页面的一第一数据的一第一数据区段复制至上述快取暂存器的上述第一快取部分；将上述第一数据的上述第一数据区段于上述快取暂存器的上述第一快取部分中建立一第一错误更正码处理数据；判断上述第一错误更正码处理数据的一第一错误更正码状态；自上述快取暂存器的上述第一快取部分输出上述第一错误更正码处理数据；自上述数据暂存器的上述第二数据部分，将上述第一页面的上述第一数据的一第二数据区段复制至上述快取暂存器的上述第二快取部分；与上述输出上述第一错误更正码处理数据的功能相重叠的时间中，于上述快取暂存器的上述第二快取部分中，自上述第一页面的上述第一数据的上述第二数据区段建立一第二错误更正码处理数据；从上述第一错误更正码处理数据的上述第一错误更正码状态且当部分上述建立上述第二错误更正码处理数据的功能之时，决定一第二页面的一第二数据的一第二错误更正码状态，上述第二数据包括上述第一错误更正码处理数据以及上述第二错误更正码处理数据；将上述第二错误更正码状态存储于一状态暂存器；与上述输出上述第一错误更正码处理数据的功能相重叠的时间中，自上述与非门快闪式存储器阵列将一第一连续页面的数据载入上述数据暂存器；自上述快取暂存器的上述第二快取部分输出上述第二错误更正码处理数据；将上述第一连续页面的数据的一第一连续页面区段自上述数据暂存器的上述第一数据部分复制至上述快取暂存器的上述第一快取部分；与上述输出上述第二错误更正码处理数据的功能相重叠的时间中，自上述第一连续页面的数据的上述第一连续页面区段建立一第三错误更正码处理数据于上述快取暂存器的上述第一快取部分；判断上述第三错误更正码处理数据的一第三错误更正码状态；自上述快取暂存器的上述第一快取部分输出上述第三错误更正码处理数据；自上述数据暂存器的上述第二数据部分将上述第一连续页面的数据的一第二连续页面区段复制至上述快取暂存器的上述第二快取部分；与上述输出上述第三错误更正码处理数据的功能相重叠的时间中，在上述快取暂存器的上述第二快取部分中，自上述第一连续页面的数据的上述第二连续页面区段建立一第四错误更正码处理数据；自上述第三错误更正码处理数据的上述第三错误更正码状态且于部分上述建立上述第四错误更正码处理数据的功能之时，判断一第三页面的一第三数据的一第四错误更正码状态，上述第三数据包括上述第三错误更正码处理数据以及上述第四错误更正码处理数据；存储上述第四错误更正码状态于上述状态暂存器；以及与上述输出上述第三错误更正码处理数据的功能相重叠的时间中，自上述与非门快闪式存储器阵列将一第二连续页面的数据载入上述数据暂存器。
[0008]本发明的另一实施例为一种存储器读取方法，适用于自一数字存储器装置连续读取数据，其中上述数字存储器装置包括相互耦接的一与非门快闪式存储器阵列以及一页面缓冲器，上述页面缓冲器至少被划分为一第一部分以及一第二部分，所述存储器读取方法包括:自上述与非门快闪式存储器阵列存取一第一页面的一第一数据；自上述第一数据于上述页面缓冲器的上述第一部分中建立一第一错误更正码处理数据；判断上述第一错误更正码处理数据的一第一错误更正码状态；自上述页面缓冲器的上述第一部分输出上述第一错误更正码处理数据；与上述输出上述第一错误更正码处理数据的步骤相重叠的时间中，自上述第一数据于上述页面缓冲器的上述第二部分中建立一第二错误更正码处理数据；从上述第一错误更正码处理数据的上述第一错误更正码状态且于上述建立上述第二错误更正码处理数据的步骤的时间内，决定一第二页面的一第二数据的一第二错误更正码状态，上述第二数据包括上述第一错误更正码处理数据以及上述第二错误更正码处理数据；存储上述第二错误更正码状态；与上述输出上述第一错误更正码处理数据的步骤相重叠的时间中，自上述与非门快闪式存储器阵列存取一第一连续页面的数据；自上述页面缓冲器的上述第二部分输出上述第二错误更正码处理数据，并且自上述存储上述第二错误更正码状态的步骤输出上述第二错误更正码状态；与上述输出上述第二错误更正码处理数据的步骤相重叠的时间中，自上述第一连续页面的数据于上述页面缓冲器的上述第一部分建立一第三错误更正码处理数据；判断上述第三错误更正码处理数据的一第三错误更正码状态；自上述页面缓冲器的上述第一部分输出上述第三错误更正码处理数据；与上述输出上述第三错误更正码处理数据的步骤相重叠的时间中，自上述第一连续页面的数据在上述数据缓冲器的上述第二部分中建立一第四错误更正码处理数据；自上述第三错误更正码处理数据的上述第三错误更正码状态且于上述建立上述第四错误更正码处理数据的步骤时，判断一第三页面的一第三数据的一第四错误更正码状态，上述第三数据包括上述第三错误更正码处理数据以及上述第四错误更正码处理数据；存储上述第四错误更正码状态；与上述输出上述第三错误更正码处理数据的步骤相重叠的时间中，自上述与非门快闪式存储器阵列存取一第二连续页面的数据；以及自上述页面缓冲器的上述第二部分输出上述第四错误更正码处理数据，并自上述存储上述第四错误更正码状态的步骤输出上述第四错误更正码状态。
[0009]本发明的另一实施例为一种存储器读取方法，适用于自一数字存储器装置连续读取数据，其中上述数字存储器装置包括相互耦接的一与非门快闪式存储器阵列以及一页面缓冲器，上述页面缓冲器至少被划分为一第一部分以及一第二部分，所述存储器读取方法包括:自上述与非门快闪式存储器阵列存取一第一页面的一第一数据；自上述第一数据于上述页面缓冲器的上述第一部分中建立一第一错误更正码处理数据；判断上述第一错误更正码处理数据的一第一错误更正码状态；输出上述第一错误更正码处理数据；在上述输出上述第一错误更正码处理数据的步骤之后，自上述页面缓冲器的上述第一部分输出上述第一错误更正码处理数据；与上述输出上述第一错误更正码处理数据的步骤相重叠的时间中，自上述与非门快闪式存储器阵列存取一第一连续页面数据；与上述输出上述第一错误更正码处理数据的步骤相重叠的时间中，自上述第一数据于上述页面缓冲器的上述第二部分中建立一第二错误更正码处理数据；决定一第二错误更正码处理数据的一第二错误更正码状态；输出上述第二错误更正码状态；上述输出上述第二错误更正码状态的步骤之后，自上述页面缓冲器的上述第二部分输出上述第二错误更正码处理数据；与上述输出上述第二错误更正码处理数据的步骤相重叠的时间中，自上述第一连续页面的数据于上述页面缓冲器的上述第一部分建立一第三错误更正码处理数据；判断上述第三错误更正码处理数据的一第三错误更正码状态；输出上述第三错误更正码处理数据；在上述输出上述第三错误更正码处理数据的步骤之后，自上述页面缓冲器的上述第一部分输出上述第三错误更正码处理数据；与上述输出上述第三错误更正码处理数据的步骤相重叠的时间中，自上述与非门快闪式存储器阵列存取一第二连续页面的数据；以及与上述输出上述第三错误更正码处理数据的步骤相重叠的时间中，自上述第一连续页面的数据于上述页面缓冲器的上述第二部分建立一第四错误更正码处理数据。
[0010]本发明提供一种存储器读取方法以及数字存储器装置，具有较少的脚位数目的封装类型；能够整合错误更正码处理，不需要等待时间；在保证数据输出速度以及连续性的前提下不会影响损毁区块管理。
【附图说明】
[0011]图1显示根据本发明的一实施例所述的与非门快闪式存储器操作于一连续读取的流程图；
[0012]图2显示根据本发明的一实施例所述的具有数据暂存器以及快取暂存器的页面缓冲器于图1的一部分的连续读取过程中的功能示意图；
[0013]图3显示具有数据暂存器以及快取暂存器的页面缓冲器于图1的另一部分的连续读取过程中的功能示意图；
[0014]图4显示具有数据暂存器以及快取暂存器的页面缓冲器于图1的另一部分的连续读取过程中的功能示意图；
[0015]图5显示用于错误更正码状态管线操作的管线电路的功能方块图；
[0016]图6显示参与具有如图1-图4所示的数据暂存器以及快取暂存器的页面缓冲器的各种信号的信号时序图；
[0017]图7显示与非门快闪式存储器操作于连续读取的流程图；
[0018]图8显示参与具有如图7所示的数据暂存器以及快取暂存器的页面缓冲器的各种信号的信号时序图；
[0019]图9显示与非门快闪式存储器操作于连续读取的流程图；
[0020]图10显示参与具有如图9所示的数据暂存器以及快取暂存器的页面缓冲器的各种信号的信号时序图；
[0021]图11显示参与图9的变形的页面缓冲器的各种信号的信号时序图；以及
[0022]图12显示串行与非门快闪式存储器的功能方块图。
[0023]符号说明:
[0024]210数据汇流排；220错误更正码电路；
[0025]230快取暂存器；240数据暂存器；
[0026]250与非门快闪式存储器阵列；
[0027]252第一页面；254第二页面；
[0028]260第一时间轴；270第二时间轴；
[0029]280第三时间轴；300错误更正码区块；
[0030]302下一页面错误更正码状态位元；
[0031]304目前页面错误更正码状态位元；
[0032]310页面数据读取指令；330、360等待时间；
[0033]340、370读取数据指令；
[0034]320、350、380读取状态暂存器指令；
[0035]390 FFh 指令；
[0036]600串行与非门快闪式存储器；
[0037]622输入/输出控制器；623状态暂存器；
[0038]624连续页面读取地址暂存器；
[0039]625命令暂存器；626地址暂存器；
[0040]627 LUT暂存器；628对应逻辑；
[0041]629地址计数器；630控制逻辑；
[0042]631连续页面读取损坏区域逻辑；
[0043]632连续页面损坏区域暂存器；
[0044]633高电压产生器；634行解码器；
[0045]635通电检测器；636列解码器；
[0046]638页面缓冲器；
[0047]640与非门快闪式存储器阵列；
[0048]642与非门快闪式存储器阵列使用者可寻址的区域；
[0049]644冗余区块区域；646LUT信息区块；
[0050]647缓冲模式旗标；648ECC-E旗标；
[0051]650、ECC-O第一错误更正码状态位元；
[0052]651、ECC-1第二错误更正码状态位元；
[0053]652、BUSY 忙碌位元；
[0054]DR-O第一数据部分；DR-1第二数据部分；
[0055]CR-O第一快取部分；CR-1第二快取部分；
[0056]A第一期间；B第二期间；
[0057]C1+C2第三期间；D第四期间；
[0058]E第五周期；F1+F2+F3第六期间；
[0059]G第七期间;H第八期间;
[0060]I第九期间；J1+J2第十期间；
[0061]BS确认忙碌位元；CLK时脉信号；
[0062]/CS反相的芯片选择信号；
[0063]DI串行数据输入信号；DO串行数据输出信号；
[0064]ES错误更正码状态位元；I/O输入/输出；
[0065]LUT查找表；SP备用区域；
[0066]/WP反相的写入保护信号；
[0067]/HOLD反相的维持信号；ECC_EN致能信号；
[0068]ECCJJPDATE更新信号；VCC电源线供应电压；
[0069]GND 接地端；
[0070]100 ?160、400 ?442、500 ?542 流程步骤。
【具体实施方式】
[0071]NAND存储器装置可以与或非门存储器装置的许多特性相容的特性制作，包括(I)多输入/输出(I/O)串行外设接口(SPI)/快速通道互连(QPI)接口 ；(2)较少的脚位数目的封装类型(密度为256Mb或更高的8*6mm)，例如，8个接触点的WS0N、16脚位的SOIC以及24颗球的BGA类型封装，具有使用大封装(如通常用于一般并行或一般串行NAND快闪式存储器的VBGA-63)的弹性；(3)高时脉频率操作(例如104MHz)对高传输速率(如50MHz/秒)；(4)用于快速编码映射应用的跨越页面边界连续读取且具有错误更正码处理，而不需等待时间；(5)经由传送至外部系统且在输出的速度以及连续性上没不良影响的损毁区块管理(bad block management)，逻辑性地连续的标示好的存储器；以及(6)通过使用者设定或制造商设定的值，来决定输出启始地址为逻辑O或是存储器阵列中使用者能够指定的地址的任一者。连续读取模式特别适合编码映射至随机存取存储器(RAM)、芯片内执行(execute-1n-place, XIP)以及快速检索大的音讯、影像、文字以及数据区段。
[0072]许多技巧可达到快速且有效的连续读取操作，如具有分区的数据暂存器以及分区的快取暂存器的数据暂存器、使用者可配置内部与快取暂存器有关的错误更正码以及快速损毁区块管理。用以克服架构、效能、不可靠性以及损毁区块限制的技巧，使得难以支持高速编码映射以及标题为“Method and Apparatus for Reading NAND Flash Memory”、发明人为Gupta et al.、公告于2014年3月4日的美国专利编号8，667，368 ;标题为“On-ChipBad Block Management for NAND Flash Memory”、发明人为MichaeI et al.、公开于2013年12月26日的美国专利公开号2013/0346671 ;以及标题为“NAND Flash Memory”、发明人为Jigour et al.、申请于2013年3月13日的美国专利申请编号13/799,215 ;及与其相关的与非门快闪式存储器的芯片内执行的应用，所有这些都在此并入本文将其全部作为参考。
[0073]提供连续读取操作的一装置为位于美国加州圣荷西市的华邦电子公司(WinbondElectronics Corporat1n)所出产的W25N01GV，其描述为华邦电子公司W25N01GV于2013年11月26日提出的初步版本B中，具有二 /四串行外设接口以及连续读取的3V串行外设接口快闪式IG位元串行单层式与非门快闪式存储器，在此将其全部内容引用于此。W25N01GV装置并入一传统的大型与非门非挥发性存储器空间，特别是安排至65536可编程页面的2048位元组中的IG位元存储器阵列。该装置也并入串行外设接口(SerialPeripheral Interface, SPI)，串行外设接口包括单一位元串行(bit-serial)串行外设接口，以及双位元串行(dual serial)、四位元串行(quad serial)与四输入/输出串行外设接口。串行外设接口时脉频率可支持高达104MHz，当使用快速读取双输入/输出/四输入/输出指令时，允许等同时脉速率208MHz (104MHz*2)至双输入/输出，以及允许等同时脉速率416MHz (104MHz*4)至四输入/输出。W25N01GV装置于用以存取页面缓冲器的数据的缓冲读取模式(BUF= I)以及用以有效率地存取具有单一读取指令的整个存储器阵列的连续读取模式(BUF = 0)之间切换。
[0074]W25N01GV装置具有有效的错误更正码能力来管理数据的完整性。在数据读取操作时，错误更正码引擎在一有限的程度上验证数据，并更正。验证以及更正状态可由第二错误更正码状态位元ECC-1以及第一错误更正码状态位元ECC-O所表示。例如，当第二错误更正码状态位元ECC-1、第一错误更正码状态位元ECC-O的状态为(1:1)时，其仅适用于连续读取模式，代表整个数据输出在多页面中包括每个页面超过4位元的错误。在连续读取模式中，额外的指令提供具有错误的最后页面的页面地址(Page Address，PA)，而其他错误页面的地址并不会被提报。第二错误更正码状态位元ECC-1、第一错误更正码状态位元ECC-O的状态为(1:1)通常已足够，因为存取的在页面中每页面的位元错误超过4位元是非常稀少的。然而，在一些实施例中，有些可能会希望知道每一页面的错误更正码状态。
[0075]图1用以显示执行具有一页接着一页的错误更正码状态的连续页面读取步骤100的操作流程图，图2-图4显示在与非门快闪式存储器装置的特定电路中执行许多操作，图6显示参与这些操作的各种信号。一页接着一页错误更正码状态模式可以任何所欲的方式致能以及失能，一示范性的技巧为由一使用者设定的位元所设定(set)以及重设(reset)。
[0076]不论自动地通电(例如与非门快闪式存储器阵列第O页面)或重置时回应页面数据读取指令(参照图6的页面数据读取指令310)或以任何其他需要的方式，载入一页面至页面缓冲器(步骤110)。如图2所示，二个单一页面暂存器合作而提供页面缓冲器，特别是数据暂存器240分割为第一数据部分DR-O以及第二数据部分DR-1，快取暂存器230分割为第一快取部分CR-O以及第二快取部分CR-1对应至数据暂存器240的第一数据部分DR-O以及第二数据部分DR-1。在第一期间A时，第一页面252载入至数据暂存器240，第一页面252随后在第二期间B复制至快取暂存器230 (第一页面252可如图所示全部复制，或仅数据暂存器240的第一数据部分DR-O可复制至快取暂存器230的第一快取部分CR-0)，且在第三期间C1+C2中于快取暂存器230的第一快取部分CR-O上执行错误更正码程序，其中Cl代表由第一快取部分CR-O传送数据至错误更正码电路220的第一错误更正码状态位元ECC-O所需的时间，C2同样代表由第一错误更正码状态位元ECC-O传送数据至第一快取部分CR-O所需的时间。若有需要，错误更正码程序也可在第四期间(图中并未显示)中执行于快取暂存器230的第二快取部分CR-1，这些操作皆为连续的，因此这些时间为累积的，如同第一时间轴260所不。
[0077]进一步参考图1，确认忙碌位元(BS)的状态(步骤120)可利用具有忙碌位元BUSY的状态暂存器的地址的读取状态暂存器(0Fh/05h)指令(参照图6的读取状态暂存器指令320) ο状态暂存器位元随后在时脉信号CLK的下降缘移出至DO脚位。错误更正码状态位元(ES)也可以此方式存取，尽管在此时可能会被忽略。读取状态暂存器指令可用于任何时间，因此允许确认忙碌位元BUSY而判断何时循环结束以及装置是否可接受另一指令，状态暂存器可连续读取，该指令可由驱动反相的芯片选择信号/CS至高逻辑电平而完成。
[0078]当于读状态取暂存器指令320 (图6)的时间后，忙碌位元BUSY被清除(步骤120确认为否)且接收到读取数据指令340 (图6)(步骤122确认为是)时，可借由执行错误更正码程序进行一连续页面读取，且可从快取暂存器230的第一快取部分CR-O以及第二快取部分CR-1交替输出数据，更进一步配合自数据暂存器240至快取暂存器230的数据复制以及随后页面的载入，如载入自与非门快闪式存储器阵列250的连续第二页面254至数据暂存器240。如步骤130、步骤132以及步骤134所示，读取数据指令340(图6)与发生于本质上重叠的相同时间的三个不同操作同时进行，也就是自快取暂存器230的第一快取部分CR-O输出数据至数据汇流排210、在快取暂存器230的第二快取部分CR-1执行错误更正码以及将与非门快闪式存储器阵列250的连续第二页面254载入至数据暂存器240。如图3所示，输出的数据发生于第四期间D、错误更正码程序发生于第六期间F1+F2+F3以及页面载入发生于第七期间G，其中第四期间D、第六期间F1+F2+F3以及第七期间G诚如第二时间轴270所示，本质上相互重叠。短的第五期间E用以复制数据暂存器240的第二数据部分DR-1至快取暂存器230的第二快取部分CR-1，当第五期间E后接着第六期间F1+F2+F3以及第七期间G后，可与第四期间D相重叠。
[0079]对快取暂存器230的第一快取部分CR-O以及第二快取部分CR-1进行错误更正码程序的页面数据读取指令之后的第一读取数据指令而言，可省略复制数据的第五周期E以及错误更正码程序的第六期间F1+F2+F3。
[0080]目前页面以及下一页面的错误更正码状态位元可利用管线处理，已确保错误更正码状态位元与输出的数据相同步。当第二部分的页面暂存器的错误更正码程序完成时，目前页面的错误更正码状态位元可被最终确认(步骤132)，随后在第六期间F3(图3)中被锁存至状态暂存器，使得可在并未过早调整状态暂存器中的错误更正码状态位元的情况下，决定下一页面的错误更正码状态位元。图5显示适合实现管线操作的示范性电路。当被致能信号ECC_EN致能后，错误更正码区块300执行错误更正码程序。下一页面错误更正码状态位元302可根据时脉信号CLK，更新来自错误更正码区块300的下一页面错误更正码状态。当完成下一页面错误更正码状态位元302且基本上变成目前页面错误更正码状态位元时，可在更新信号ECCJJPDATE以及时脉信号CLK的控制之下，将其锁存至目前页面错误更新码状态位元304。若有需要，目前页面错误更正码状态位元304可存储于状态暂存器。状态暂存器中的目前页面错误更正码状态位元因而与输出的页面同步，可在并未过早调整状态暂存器中的错误更正码状态位元的情况下，决定下一页面的新的下一页面错误更正码状态位元302。
[0081]接着，如步骤140以及步骤142所示，两个不同操作发生于本质上相重叠的时间内，也就是自快取暂存器230的第二快取部分CR-1输出数据至数据汇流排210，以及在快取暂存器230的第一快取部分CR-O执行错误更正码时，开始决定错误更正码状态。如图4所示，输出的数据发生于第三时间轴280所示的本质上重叠的第八期间H以及第十期间J1+J2。发生于第十期间J1+J2的错误更正码程序开始决定下一页面错误更正码状态位元，但适当的措施，如管线操作，可用以确保目前页面错误更正码状态位元对输出的页面维持有效。短的第九期间I用以复制数据暂存器240的第一数据部分DR-O至快取暂存器230的第一快取部分CR-0，当第九期间I接着第十期间J1+J2后，则与第八期间H相重叠。
[0082]接着，连续页面读取可暂停于页面边界(步骤150)，以便读取对应刚输出的页面的错误更正码状态位元。适合用于暂停连续页面读取的技术为，在读取最后页面位元组后，将反相的芯片选择信号/CS拉至高逻辑电平。当致能一页接着一页错误更正码模式时，反相的芯片选择信号/CS转变为高逻辑电平的时候，暂停内部操作以便控制器可利用一读取状态暂存器指令(步骤160)(参照图6的读取状态暂存器指令350)读出刚输出的页面的错误更正码状态。当忙碌位元被清除(并未显示)且在适当等待周期之后(参照图6的等待时间360)，再发出读取数据指令(参照图6的读取数据指令370)以恢复连续页面读取操作。
[0083]在读取连续页面读取操作的最后页面的错误更正码状态位元(参照图6的读取状态暂存器指令380)后，可以任何所欲的方式终止具有一页接着一页错误更正码的连续页面读取的进行，如通过在暂停于页面边界(图6的FFh指令390)后发出FFh指令，或在页面数据输出时将反相的芯片选择信号/CS拉至高逻辑电平。
[0084]图7显示用以执行具有一页接着一页错误更正码状态的连续读取步骤400的各种操作的流程图，其中连续页面读取指令有效的输出不仅数据的连续页面，更输出每一连续页面的错误更正码状态位元。举例来说，通常如图2-图4所示及其对应描述的方式，结合一页分区的页面暂存器以及一页分区的快取暂存器来提供页面缓冲器。图8显示参与这些操作的各种信号。一页接着一页错误更正码状态模式可以任何所欲的方式致能以及失能，一示范性的技巧为由一使用者设定的位元所设定(set)以及重设(reset)。
[0085]参照图7，在通电时自动(例如与非门快闪式存储器阵列的页面O)、或是回应页面数据读取指令、或是以任何其他所欲的方式，将一页面载入至页面缓冲器(步骤410)。该页面随后被复制至快取暂存器(该页面可全部被复制，或仅有数据暂存器的第一部分会被复制至快取暂存器的第一部分)，错误更正码程序会执行于快取暂存器的第一部分。
[0086]再次参照图7，可利用具有忙碌位元的状态暂存器的地址的读取状态暂存器(0Fh/05h)指令，来确认忙碌位元(BS)的状态。状态暂存器位元随后在时脉信号CLK的负缘时，被移至串行数据输出信号D0。当忙碌位元被清除时(步骤420为否)且接收读取数据指令(步骤422为是)时，可利用执行数据的错误更正码程序进行连续页面读取，且可从快取暂存器的第一快取部分CR-O以及第二快取部分CR-1交替输出数据，更进一步配合自数据暂存器至快取暂存器的数据复制以及自与非门快闪式存储器阵列的随后页面的载入至数据暂存器。如步骤430、步骤432以及步骤434所示，读取数据与发生于本质上重叠的相同时间的三个不同操作同时进行，也就是自快取暂存器的第一快取部分CR-O输出数据至数据汇流排、在快取暂存器的第二快取部分CR-1执行错误更正码以及将与非门快闪式存储器阵列的连续页面载入至数据暂存器。目前页面以及下一页面的错误更正码状态位元，可如图3-图5所示及其叙述的方式而管线操作，以确保错误更正码状态位元与输出的页面相同步。接着，如步骤440以及步骤442所示，两个不同的操作发生于本质上相同的时间内，也就是在自快取暂存器的第二快取部分CR-1输出数据至数据汇流排之后，输出错误更正码状态位元，并在快取暂存器的第一快取部分CR-O执行错误更正码。
[0087]在连续页面读取操作的最后页面以及最后页面的错误更正码状态位元被读取之后，具有一页接着一页错误更正码的连续页面读取可以任何所欲的方式终止，如于图8所示的输出页面数据的时候，将反相的芯片选择信号/CS拉至高逻辑电平。
[0088]图9显示执行具有一分区接着一分区错误更正码状态的连续页面读取500的各种操作的流程图，其中连续页面读取指令不只对输出连续页面的数据有效，也对每一连续页面的每一分区的错误更正码状态位元有效。再者，错误更正码状态可于输出的页面前提供。以此方式，使用者可在读取数据前得知该数据是否可使用，也能够很精确的掌握错误位元的位置在哪。举例来说，通常如图2-图4图所示及其叙述的方式，结合一页分区的页面暂存器以及一页分区的快取暂存器来提供页面缓冲器。图10显示参与这些操作的各种信号。一分区接着一分区错误更正码状态模式可以任何所欲的方式致能以及失能，一示范性的技巧为由一使用者设定的位元所设定(set)以及重设(reset)。
[0089]参考图9，不论自动地通电(例如与非门快闪式存储器)、或回应页面数据读取指令、或以任何其他需要的方式，载入一页面至页面缓冲器(步骤510)。该页面随后被复制至快取暂存器(该页面可整体被复制、或仅第一部分的数据暂存器被复制至第一部分的快取暂存器)，并且错误更正码程序执行于第一部分的快取暂存器。
[0090]再次参照图9，通过具有忙碌位元的状态暂存器的地址的读取状态暂存器(0Fh/05h)指令，来确认忙碌位元(BS)的状态(步骤520)。状态暂存器位元随后在时脉信号CLK的负缘时，被移至串行数据输出信号D0。当忙碌位元被清除(步骤520为否)且接收读取数据指令(步骤522为是)时，可利用执行数据的错误更正码程序进行连续页面读取，且可从快取暂存器的第一快取部分CR-O以及第二快取部分CR-1交替输出数据，更进一步配合自数据暂存器至快取暂存器的数据复制以及自与非门快闪式存储器阵列的随后页面的载入至数据暂存器。如步骤530、步骤532以及步骤534所示，读取数据与发生于本质上重叠的相同时间的三个不同操作同时进行，也就是自快取暂存器的第一快取部分CR-O输出数据至数据汇流排(步骤530)、在快取暂存器的第二快取部分CR-1执行错误更正码且将结果锁存至错误更正码状态位元(步骤532)、以及将与非门快闪式存储器阵列的连续页面载入至数据暂存器(步骤534)。目前页面以及下一页面的错误更正码状态位元，可如图3-图5所示及其叙述的方式而管线操作，以确保错误更正码状态位元与输出的页面相同步，并且错误更正码状态可于每次锁存之后重设。接着，如步骤540以及步骤542所示，两个不同的操作发生于本质上相同的时间内，也就是自快取暂存器的第二快取部分CR-1输出第一错误更正码状态位元至数据汇流排(步骤540)，并在快取暂存器的第一快取部分CR-O执行错误更正码，且将结果锁存至错误更正码状态位元(步骤542)。
[0091]在连续页面读取操作的最后页面以及最后页面的错误更正码状态位元被读取之后，具有一分区接着一分区错误更正码的连续页面读取可以任何所欲的方式终止，如于页面数据输出的时候(并未显示)，将反相的芯片选择信号/CS拉至高逻辑电平。
[0092]在一些实施例中，使用者可能希望存取每一页面的备用区域的数据。图9的方法可稍微调整为，利用随着快取暂存器的第一部分数据而输出备用区域的部分数据，以及随着快取暂存器的第二部分数据而输出备用区域的部分数据，而达到此目的。对应的信号如图11所示，其中SP代表备用区域(spare area)，EC代表错误更正码状态位元。另外，整个备用区域可作为部分的快取暂存器的第一部分数据或第二部分数据。
[0093]串行与非门快闪式存储器架构
[0094]图12显示串行与非门快闪式存储器600的功能方块图，串行与非门快闪式存储器600能够提供跨越页面边界的连续读取，且自逻辑上连续的存储器地址读取而不用等待时间，串行与非门快闪式存储器640也能够提供一页接着一页的错误更正码状态信息。串行与非门快闪式存储器600包括与非门快闪式存储器阵列640以及有关的页面缓冲器638。与非门快闪式存储器阵列640包括字线(行)以及位线(列)，且放置于与非门快闪式存储器阵列使用者可寻址的区域642、冗余区块区域(redundant block area) 644以及查找表(LUT)信息区块646。任何所需的快闪式存储器单元技术可用于与非门快闪式存储器阵列640的快闪式存储器单元。串行与非门快闪式存储器600可包括各种其他的电路来支持存储器写入、擦除以及读取，如行解码器634、列解码器636、输入/输出控制器622、状态暂存器623、连续页面读取地址暂存器624、命令暂存器625、地址暂存器626、查找表(LUT)暂存器627、控制逻辑630、连续页面读取损坏区块逻辑631、连续页面损坏区块暂存器632以及高电压产生器633。行解码器634在使用者的控制以及在一些实施例中的在内部的控制之下，与非门快闪式存储器阵列选择使用者可寻址的区域642之列，并且在内部控制下选择冗余区块区域644以及查找表(LUT)信息区块646之列。利用电源线供应电压VCC以及接地端GND，提供电源至串行与非门快闪式存储器600的所有电路(图中并未显示)。当串行与非门快闪式存储器600可以任何所欲的方式封装且具有任何型式的接口，包括一般与非门快闪式存储器接口，图12的控制逻辑630示范性地实现串行外设接口(SPI)/快速通道互连(QPI)协议，包括多重输入输出串行外设接口。其他串行外设接口(SPI)/快速通道互连(QPI)接口的细节以及存储器的各种不同的电路，可于Jigour et al.于2009年7月7日提出的美国专利编号7，558，900的标题为“Serial Flash Semiconductor Memory”以及前述华邦电子于2013年11月26日提出的初步版本B中，具有二 /四串行外设接口以及连续读取的3V IG位元串行单层式与非门快闪式存储器的W25N01GV，在此将其全部内容引用于此。
[0095]若模式切换正如预期，可提供缓冲模式旗标(BUF) 647。若有需要，可提供缓冲模式旗标(BUF) 647作为状态暂存器623的一位元。通电检测器635提供于控制逻辑630，以启动特定模式的设定以及在一通电时载入预设页面。
[0096]忙碌位元652为状态暂存器的唯读位元，当装置通电或执行许多指令时，忙碌位元652会设为逻辑I的状态，包括页面数据读取指令以及连续读取指令。
[0097]页面缓冲器638包括单一页面数据暂存器(图中并未显示)、单一页面快取暂存器(图中并未显示)以及单一页面闸道(图中并未显示)，用以将数据暂存器的数据复制至快取暂存器。任何适合的锁存或存储器技术可用于数据暂存器以及快取暂存器，任何合适的闸道技术可用于将数据暂存器的数据复制至快取暂存器。数据暂存器以及快取暂存器可以任何所欲数目的区块来安排，例如传输闸(transmiss1n gate)为连线且用来控制数据的传输。举例来说，数据暂存器以及快取暂存器分别划分为两个不同的部分，并使用由个别控制线控制的传输闸的个别群组而交替运作。页面缓冲器638的数据暂存器以及快取暂存器可以通过施加相同控制信号至个别传输闸控制线而以传统的方式操作，或可以施加合适的时间控制信号至传输闸控制线而交替操作。举例来说，在两部分的实施例中，页面为2K字元组，传输闸的一半页面(IK)可被一控制线所控制，传输闸的另一半页面(IK)可被另一控制线所控制，因此安排数据暂存器以及快取暂存器于两个半页面(IK)的部分。因为两个部分交替操作，以两部分实现的页面缓冲器638可视为“乒乓(ping pong) ”缓冲器。错误更正码电路(图中并未显示)可用以根据ECC-E旗标(ECC-E)648，执行对快取暂存器的内容执行错误更正码计算。第一错误更正码状态位元(ECC-O) 650以及第二错误更正码状态位元(ECC-1)651用以代表相关页面中的数据的错误状态，在完成读取操作而验证数据完成之后，可确认页面中的数据的错误状态。若有需要，ECC-E旗标(ECC-E) 648、第一错误更正码状态位元(ECC-O) 650以及第二错误更正码状态位元(ECC-1) 651可作为状态暂存器623的部分。
[0098]若有需要，可使用不同大小的页面缓冲器，及/或页面缓冲器分割成大于两部分或不相等的部分也可。可能需要两组控制信号给页面缓冲器的两部分，不像只需一组控制信号给未分割的页面缓冲器。再者，逻辑性以及物理性的与非门快闪式存储器阵列的差异，不会影响在此的教示。举例来说，物理性与非门快闪式存储器阵列在一条字线上可具有两个页面(偶数2KB页面以及奇数2KB页面)，使得一条字线可为4KB的与非门快闪式存储器位元单元。为了清楚表达，在此的描述以及附图皆根据逻辑性与非门快闪式存储器阵列。错误更正码电路220逻辑上可被视为具有一部分的用以提供第一快取部分CR-O的内容错误更正码的部分第一错误更正码状态位元ECC-O以及用以提供第二快取部分CR-1的内容错误更正码的部分第二错误更正码状态位元ECC-1。各种错误更正码演算法皆适合使用，包括如Hamming错误更正码演算法、BCH错误更正码演算法、Reed-Solomon错误更正码演算法及其他等等。当为了简化说明而将第一错误更正码状态位元ECC-O以及第二错误更正码状态位元ECC-1分别与第一快取部分CR-O以及第二快取部分CR-1对接，二个物理性的错误更正码区块或一个单一物理性错误更正码区块可用以与第一快取部分CR-O以及第二快取部分CR-1接口相接。关于页面缓冲器638、错误更正码电路以及其操作的其他相关内容，可于前述题为 “Method and Apparatus for Reading NAND Flash Memory” 的美国专利编号8，667，368中取得，在此仅将其全部内容引用于此。在此所述的连续页面读取在前述专利说明书中，称为“调整连续页面读取”。数据暂存器以及快取暂存器进入页面的部分安排以及对页面的部分执行错误更正码的方式仅用以说明之用，若有需要也可使用其他技术。
[0099]当串行与非门快闪式存储器600用以执行各种读取操作，包括连续页面读取操作以及在单一平面与非门快闪式存储器架构中执行芯片上错误更正码，这些架构为示范性且其变形可被理解。要知道，2KB的页面大小以及特定区块大小的范例仅用以说明之用，若有需要也可有所不同。再者，因为实际页面大小可根据设计因素而不同，具体尺寸参考并非片面由字面上解释，例如该用语可包括2048字元组的主要区域加上额外64字元组的备用区域，其中备用区域用以存储错误更正码以及其他信息，如背景数据(meta data)。IKB的用语可为1024字元组的主要区域以及32字元组的备用区域。为了说明方便，当在此的描述根据单一平面架构时，在此的教示也可同样应用于多平面架构。当使用多个物理性平面时，可共用一或多字线使得存储器系统可服务同时要求的多输入/输出。每一平面提供数据的一页面，且包括对应一页面大小的数据暂存器以及对应一页面大小的快取暂存器。在此所述的技巧可单独应用于每一平面，使得每一数据暂存器以及快取暂存器安排于不同的部分，或可应用于多平面使得每一数据暂存器以及快取暂存器为本身的多页面数据暂存器以及快取暂存器的一部分。
[0100]图12也显示用于串行外设接口的反相的芯片选择信号/CS、时脉信号CLK、串行数据输入信号D1、串行数据输出信号D0、反相的写入保护信号/WP以及反相的维持信号/HOLD。标准的串行外设接口快闪式接口随着反相的写入保护信号/WP以及反相的维持信号/HOLD，提供反相的芯片选择信号/CS、时脉信号CLK、串行数据输入信号DI以及串行数据输出信号D0。当在标准串行外设接口中的一位元串行数据汇流排(数据输入经由串行数据输入信号DI，而数据输出经由串行数据输出信号D0)提供简单接口以及与启动于单一串行外设接口模式的许多控制器的相容性时，其限制了达到更高的吞吐量(thru-put)的可能性。多位元串行外设接口的接口因而加入，并额外地支持双通道(二位元接口)及/或四通道(四位元接口)以增加读取的吞吐量。图12也显示双通道串行外设接口以及四通道串行外设接口操作的额外的数据汇流排信号，也就是通过选择性地重新定义1/0(0)、I/0(1)、1/0(2)以及1/0(3)这四根脚位的功能。在一说明的实施例的四通道串行外设接口读取操作(其他实施例中也可考虑)，可利用一位元标准串行外设接口经由1/0(0)而给出适当的读取指令，但地址以及输出数据的接口可为四通道(也就是四位元数据汇流排)。与在标准串行外设接口读取操作中输出一位元的数据相比，四通道串行外设接口读取操作可在一时脉周期内输出四位元的数据，因而四通道串行外设接口读取操作可提供四倍高的读取吞吐量。在此的四通道串行外设接口读取操作仅用于说明之用，在此的教示也可相同地应用至其他操作模式，包括但不限于单一串行外设汇流排、双通道串行外设汇流排、四外设接口(Quad Peripheral Interface, QPI)以及双倍传输速率(Double Transfer Rate, DTR)等读取模式。在四外设接口协定中，完整接口(操作码、地址以及数据输出)以四位元为基础。在双倍传输速率协定中，输出数据提供于时脉信号CLK的正触发缘以及负触发缘，而非如单一传输速率(Single Transfer Rate, STR)读取模式中，仅于时脉信号CLK的负触发缘提供输出数据。
[0101]本发明的叙述包括其在此所提的应用以及优点仅为说明之用，并非用以限制本发明于申请专利范围中的范围。在此所述的实施例的变形以及修改皆为可能，且本领域技术人员也都知道实际替代以及等同于本发明的各种元件，可经由研究本专利说明书而得。举例来说，尽管在此所述的许多实施例用于串行与非门快闪式存储器，在此所述的特定技巧例如通电顺序、模式选择以及跨越页面边界与自逻辑性地连续存储器地址而不用等待时间连续数据输出等，可用于并行与非门快闪式存储器。再者，在此所给定的特定数值为说明之用，若有需要可自行修改。语汇如“第一”以及“第二”等，为区别语汇而非解释为隐含一顺序或一整体的特定部分。这些或其他在此所述的实施例的变形以及调整，包括在此所述的实施例的替代以及等同物，可在不背离本发明的范围以及精神下得到，包括本发明的申请专利范围。
【主权项】
1.一种存储器读取方法，其特征在于，适用于自一数字存储器装置连续读取数据，其中所述数字存储器装置包括相互耦接的一与非门快闪式存储器阵列以及一页面缓冲器，所述页面缓冲器至少被划分为一第一部分以及一第二部分，所述存储器读取方法包括: 自所述与非门快闪式存储器阵列存取一第一页面的一第一数据； 自所述第一数据于所述页面缓冲器的所述第一部分中建立一第一错误更正码处理数据； 判断所述第一错误更正码处理数据的一第一错误更正码状态； 自所述页面缓冲器的所述第一部分输出所述第一错误更正码处理数据； 与所述输出所述第一错误更正码处理数据的步骤相重叠的时间中，自所述第一数据于所述页面缓冲器的所述第二部分中建立一第二错误更正码处理数据； 从所述第一错误更正码处理数据的所述第一错误更正码状态且于所述建立所述第二错误更正码处理数据的步骤的时间内，决定一第二页面的一第二数据的一第二错误更正码状态，所述第二数据包括所述第一错误更正码处理数据以及所述第二错误更正码处理数据； 将所述第二错误更正码状态存储于一状态暂存器； 与所述输出所述第一错误更正码处理数据的步骤相重叠的时间中，自所述与非门快闪式存储器阵列存取一第一连续页面的数据； 自所述页面缓冲器的所述第二部分输出所述第二错误更正码处理数据； 与所述输出所述第二错误更正码处理数据的步骤相重叠的时间中，自所述第一连续页面的数据于所述页面缓冲器的所述第一部分建立一第三错误更正码处理数据； 判断所述第三错误更正码处理数据的一第三错误更正码状态； 自所述页面缓冲器的所述第一部分输出所述第三错误更正码处理数据； 与所述输出所述第三错误更正码处理数据的步骤相重叠的时间中，在所述数据缓冲器的所述第二部分中，自所述第一连续页面的数据建立一第四错误更正码处理数据； 自所述第三错误更正码处理数据的所述第三错误更正码状态且于所述建立所述第四错误更正码处理数据的步骤时，判断一第三页面的一第三数据的一第四错误更正码状态，所述第三数据包括所述第三错误更正码处理数据以及所述第四错误更正码处理数据；存储所述第四错误更正码状态于所述状态暂存器；以及 与所述输出所述第三错误更正码处理数据的步骤相重叠的时间中，自所述与非门快闪式存储器阵列存取一第二连续页面的数据。2.如权利要求1所述的存储器读取方法，其特征在于， 所述页面缓冲器包括一快取暂存器以及一数据暂存器，所述快取暂存器至少划分为一第一快取部分以及一第二快取部分，所述数据暂存器至少划分为一第一数据部分以及一第二数据部分，所述第一数据部分对应至所述第一快取部分，所述第二数据部分对应至所述第二快取部分； 所述建立所述第二错误更正码处理数据的步骤，包括于所述快取暂存器的所述第二快取部分中执行错误更正码程序而于所述第二快取部分中建立所述第二错误更正码处理数据； 所述存取所述第一连续页面的步骤，包括载入所述第一连续页面至所述数据暂存器； 所述输出所述第二错误更正码处理数据的步骤，包括自所述快取暂存器的所述第二快取部分，输出所述第二错误更正码处理数据； 所述建立所述第三错误更正码处理数据的步骤，包括于所述快取暂存器的所述第一快取部分执行错误更正码程序，于所述第一快取部分建立所述第三错误更正码处理数据；所述输出所述第三错误更正码处理数据的步骤，包括自所述快取暂存器的所述第一快取部分输出所述第三错误更正码处理数据；以及 所述存取所述第二连续页面的步骤，包括载入所述第二连续页面至所述数据暂存器。3.如权利要求1所述的存储器读取方法，其特征在于，所述数字存储器装置还包括接收一芯片选择信号的一输入端，所述存储器读取方法还包括: 完成所述存储所述第二错误更正码状态的步骤、所述输出所述第二错误更正码处理数据的步骤、以及所述建立所述第三错误更正码处理数据的步骤之后，延迟所述输出所述第三错误更正码处理数据的步骤，以回应所述芯片选择信号的转态； 接收一读取状态暂存器指令； 输出所述状态暂存器，以回应所述接收所述读取状态暂存器的步骤； 完成所述输出所述状态暂存器的步骤之后，接收一缓冲读取指令；以及与所述输出所述第三错误更正码处理数据的步骤一同回应所述接收所述缓冲读取指令的步骤。4.一种数字存储器装置，其特征在于，所述数字存储器装置包括: 一与非门快闪式存储器阵列； 一行解码器，耦接至所述与非门快闪式存储器阵列； 一数据暂存器，耦接至所述与非门快闪式存储器阵列，并包括至少一第一数据部分以及一第二数据部分； 一快取暂存器，耦接至所述数据暂存器，并包括至少一第一快取部分以及一第二快取部分，所述第一数据部分对应至所述第一快取部分，所述第二数据部分对应至所述第二快取部分； 一错误更正码电路，耦接至所述快取暂存器； 一列解码器，耦接至所述快取暂存器；以及 一控制电路，耦接至所述行解码器、所述列解码器、所述数据暂存器、所述快取暂存器以及所述错误更正码电路，其中所述控制电路包括多个逻辑元件以及多个暂存器元件，用以执行以下的功能: 自所述与非门快闪式存储器阵列载入一第一页面的一第一数据至所述数据暂存器；自所述数据暂存器的所述第一数据部分，将所述第一页面的所述第一数据的一第一数据区段复制至所述快取暂存器的所述第一快取部分； 将所述第一数据的所述第一数据区段于所述快取暂存器的所述第一快取部分中建立一第一错误更正码处理数据； 判断所述第一错误更正码处理数据的一第一错误更正码状态； 自所述快取暂存器的所述第一快取部分输出所述第一错误更正码处理数据； 自所述数据暂存器的所述第二数据部分，将所述第一页面的所述第一数据的一第二数据区段复制至所述快取暂存器的所述第二快取部分； 与所述输出所述第一错误更正码处理数据的功能相重叠的时间中，于所述快取暂存器的所述第二快取部分中，自所述第一页面的所述第一数据的所述第二数据区段建立一第二错误更正码处理数据； 从所述第一错误更正码处理数据的所述第一错误更正码状态且当进行部分所述建立所述第二错误更正码处理数据的功能之时，决定一第二页面的一第二数据的一第二错误更正码状态，所述第二数据包括所述第一错误更正码处理数据以及所述第二错误更正码处理数据； 将所述第二错误更正码状态存储于一状态暂存器； 与所述输出所述第一错误更正码处理数据的功能相重叠的时间中，自所述与非门快闪式存储器阵列将一第一连续页面的数据载入所述数据暂存器； 自所述快取暂存器的所述第二快取部分输出所述第二错误更正码处理数据； 将所述第一连续页面的数据的一第一连续页面区段自所述数据暂存器的所述第一数据部分复制至所述快取暂存器的所述第一快取部分； 与所述输出所述第二错误更正码处理数据的功能相重叠的时间中，自所述第一连续页面的数据的所述第一连续页面区段建立一第三错误更正码处理数据于所述快取暂存器的所述第一快取部分； 判断所述第三错误更正码处理数据的一第三错误更正码状态； 自所述快取暂存器的所述第一快取部分输出所述第三错误更正码处理数据； 自所述数据暂存器的所述第二数据部分将所述第一连续页面的数据的一第二连续页面区段复制至所述快取暂存器的所述第二快取部分； 与所述输出所述第三错误更正码处理数据的功能相重叠的时间中，在所述快取暂存器的所述第二快取部分中，自所述第一连续页面的数据的所述第二连续页面区段建立一第四错误更正码处理数据； 自所述第三错误更正码处理数据的所述第三错误更正码状态且于部分所述建立所述第四错误更正码处理数据的功能之时，判断一第三页面的一第三数据的一第四错误更正码状态，所述第三数据包括所述第三错误更正码处理数据以及所述第四错误更正码处理数据； 存储所述第四错误更正码状态于所述状态暂存器；以及 与所述输出所述第三错误更正码处理数据的功能相重叠的时间中，自所述与非门快闪式存储器阵列将一第二连续页面的数据载入所述数据暂存器。5.一种存储器读取方法，适用于自一数字存储器装置连续读取数据，其特征在于，所述数字存储器装置包括相互耦接的一与非门快闪式存储器阵列以及一页面缓冲器，所述页面缓冲器至少被划分为一第一部分以及一第二部分，所述存储器读取方法包括: 自所述与非门快闪式存储器阵列存取一第一页面的一第一数据； 自所述第一数据于所述页面缓冲器的所述第一部分中建立一第一错误更正码处理数据； 判断所述第一错误更正码处理数据的一第一错误更正码状态； 自所述页面缓冲器的所述第一部分输出所述第一错误更正码处理数据； 与所述输出所述第一错误更正码处理数据的步骤相重叠的时间中，自所述第一数据于所述页面缓冲器的所述第二部分中建立一第二错误更正码处理数据； 从所述第一错误更正码处理数据的所述第一错误更正码状态且于所述建立所述第二错误更正码处理数据的步骤的时间内，决定一第二页面的一第二数据的一第二错误更正码状态，所述第二数据包括所述第一错误更正码处理数据以及所述第二错误更正码处理数据； 存储所述第二错误更正码状态； 与所述输出所述第一错误更正码处理数据的步骤相重叠的时间中，自所述与非门快闪式存储器阵列存取一第一连续页面的数据； 自所述页面缓冲器的所述第二部分输出所述第二错误更正码处理数据，并且自所述存储所述第二错误更正码状态的步骤输出所述第二错误更正码状态； 与所述输出所述第二错误更正码处理数据的步骤相重叠的时间中，自所述第一连续页面的数据于所述页面缓冲器的所述第一部分建立一第三错误更正码处理数据； 判断所述第三错误更正码处理数据的一第三错误更正码状态； 自所述页面缓冲器的所述第一部分输出所述第三错误更正码处理数据； 与所述输出所述第三错误更正码处理数据的步骤相重叠的时间中，自所述第一连续页面的数据在所述数据缓冲器的所述第二部分中建立一第四错误更正码处理数据； 自所述第三错误更正码处理数据的所述第三错误更正码状态且于所述建立所述第四错误更正码处理数据的步骤时，判断一第三页面的一第三数据的一第四错误更正码状态，所述第三数据包括所述第三错误更正码处理数据以及所述第四错误更正码处理数据； 存储所述第四错误更正码状态； 与所述输出所述第三错误更正码处理数据的步骤相重叠的时间中，自所述与非门快闪式存储器阵列存取一第二连续页面的数据；以及 自所述页面缓冲器的所述第二部分输出所述第四错误更正码处理数据，并自所述存储所述第四错误更正码状态的步骤输出所述第四错误更正码状态。6.一种存储器读取方法，适用于自一数字存储器装置连续读取数据，其特征在于，所述数字存储器装置包括相互耦接的一与非门快闪式存储器阵列以及一页面缓冲器，所述页面缓冲器至少被划分为一第一部分以及一第二部分，所述存储器读取方法包括: 自所述与非门快闪式存储器阵列存取一第一页面的一第一数据； 自所述第一数据于所述页面缓冲器的所述第一部分中建立一第一错误更正码处理数据； 判断所述第一错误更正码处理数据的一第一错误更正码状态； 输出所述第一错误更正码处理数据； 在所述输出所述第一错误更正码处理数据的步骤之后，自所述页面缓冲器的所述第一部分输出所述第一错误更正码处理数据； 与所述输出所述第一错误更正码处理数据的步骤相重叠的时间中，自所述与非门快闪式存储器阵列存取一第一连续页面数据； 与所述输出所述第一错误更正码处理数据的步骤相重叠的时间中，自所述第一数据于所述页面缓冲器的所述第二部分中建立一第二错误更正码处理数据； 决定一第二错误更正码处理数据的一第二错误更正码状态； 输出所述第二错误更正码状态； 所述输出所述第二错误更正码状态的步骤之后，自所述页面缓冲器的所述第二部分输出所述第二错误更正码处理数据； 与所述输出所述第二错误更正码处理数据的步骤相重叠的时间中，自所述第一连续页面的数据于所述页面缓冲器的所述第一部分建立一第三错误更正码处理数据； 判断所述第三错误更正码处理数据的一第三错误更正码状态； 输出所述第三错误更正码处理数据； 在所述输出所述第三错误更正码处理数据的步骤之后，自所述页面缓冲器的所述第一部分输出所述第三错误更正码处理数据； 与所述输出所述第三错误更正码处理数据的步骤相重叠的时间中，自所述与非门快闪式存储器阵列存取一第二连续页面的数据；以及 与所述输出所述第三错误更正码处理数据的步骤相重叠的时间中，自所述第一连续页面的数据于所述页面缓冲器的所述第二部分建立一第四错误更正码处理数据。7.如权利要求6所述的存储器读取方法，其特征在于，所述存储器读取方法还包括:与所述输出所述第一错误更正码状态的步骤同时，输出对应所述第一错误更正码处理数据的一第一备用区域； 与所述输出所述第二错误更正码状态的步骤同时，输出对应所述第二错误更正码处理数据的一第二备用区域；以及 与所述输出所述第三错误更正码状态的步骤同时，输出对应所述第三错误更正码处理数据的一第三备用区域。
【文档编号】G11C29/42GK105825894SQ201510005340
【公开日】2016年8月3日
【申请日】2015年1月7日
【发明人】欧伦·麦克
【申请人】华邦电子股份有限公司