[0028]在本发明实施例的一个可选实施方式中，电源模块，可以将相控阵电源轨道转换到波束控制系统所需电源轨道，为整个系统提供3.3V、2.5V、1.8V、1.2V、IV直流电源，满足系统的用电需求。同时，为给射频组件供电提供电流通路。
[0029]本发明实施例中未描述的部分均可以采用公知的结构，在此不作赘述。
[0030]下面对本发明实施例的一个可选实施方式进行描述。
[0031]图3是根据本发明实施例的另一可选波束控制系统的示意图，如图3所示，该波束控制系统，包括:与基带分机及调试测试工控机通信接口模块、电源模块、处理器模块、校准数据存储模块、组件控制接口模块和外部程序下载模块。
[0032]可选地，与基带分机及调试测试工控机通信接口模块包括:与基带分机高速全双工通信的SERDES接口电路，以及与调试测试工控机全双工通信的RS-422接口电路。
[0033]电源模块，可以将相控阵电源系统的供电变换为波束控制系统所需的各个电源轨道，同时给射频组件提供电源通路的电路。
[0034]处理器模块，为波束控制系统核心处理部分，用于完成波束指向的结算、校准数据补偿以及射频组件状态监控。处理器模块主要包括=FPGA处理器、ARM、晶振、配置FLASH。ARM主要完成坐标系变换，根据惯导信息解算出相控阵天线的波束指向。FPGA处理器主要将ARM解算出的天线波束指向解算出射频组件各个射频通道的波束控制码，并从校准数据存储器读取校准数据，对解算出的波束控制码进行补偿，并将补偿后的波束控制码下发到射频组件的各个射频通道，同时还可以监测射频组件的温度值，超出预设温度向基带分机或上位机发送报警信息。
[0035]校准数据存储模块，为并行读写FLASH，用于存储射频组件各个射频通道关于不同温度、不同频点、不同功率相位校准值和幅度校准值的数据存储电路。
[0036]组件控制接口模块，是将处理器模块解算出的射频组件的波束控制码下发给各个射频组件的接口电平变换电路。
[0037]外部程序下载模块，其核心处理芯片CPLD通过RS-485芯片接收上位机的更新程序数据流，并将更新程序写入程序存储器FLASH中。从而能在不开盖的情况下从外部完成波束控制系统的程序版本更新。
[0038]从以上的描述中，可以看出，本发明实现了如下技术效果:
[0039]I)使用SEDES高速传输技术实现与基带分机的高速数据交互，缩短了基带分机给波束控制系统下发波束切换指令的时间；
[0040]2)选用FPGA处理器作为波束解算的处理芯片，能实现波束控制码高速下发给射频组件，且FPGA处理器具有丰富的1资源，实现了低功耗、小体积的设计，同时FPGA处理器使用查表法实现波束控制码的结算，缩短了波束解算的时间；
[0041]3)通过外部下载模块，实现了不拆机，在机箱外对波束控制系统的程序更新。
[0042]显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
[0043]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种波束控制系统，其特征在于，包括:第一通信接口、组件控制接口和现场可编程门阵列FPGA处理器，其中， 所述第一通信接口，与所述FPGA处理器相连，用于与基带分机通信； 所述组件控制接口，与所述FPGA处理器相连，用于与射频组件通信； 所述FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。2.根据权利要求1所述的波束控制系统，其特征在于，所述基带分机的输出信号为天线波束指向； 所述波束控制系统还包括:校准数据存储器，与所述FPGA处理器相连，用于存储所述射频组件的各个射频通道的校准数据； 所述FPGA处理器，用于根据所述天线波束指向解析得到所述射频组件的各个射频通道的波束控制码，从所述校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将补偿后的波束控制码下发到所述射频组件的所述各个射频通道。3.根据权利要求2所述的波束控制系统，其特征在于，所述基带分机的输出信号为惯导信息；所述波束控制系统还包括: ARM处理器，位于所述FPGA处理器和所述第一通信接口之间，与所述FPGA处理器和所述第一通信接口相连，用于根据所述惯导信息解析得到所述天线波束指向。4.根据权利要求1至3中任一项所述的波束控制系统，其特征在于，所第一通信接口为高速串化器/解串器SERDES接口。5.根据权利要求4所述的波束控制系统，其特征在于，所述第一通信接口，还用于与调试测试工控机通信。6.根据权利要求4所述的波束控制系统，其特征在于，所述波束控制系统还包括:第二通信接口，与所述FPGA处理器相连，用于与调试测试工控机通信。7.根据权利要求1至3中任一项所述的波束控制系统，其特征在于，还包括:外部程序下载模块，与所述FPGA处理器相连，用于下载或更新所述FPGA处理器的加载程序，将所述加载程序存储至所述FPGA处理器的闪存FLASH中。
【专利摘要】本发明公开了一种波束控制系统，包括：第一通信接口、组件控制接口和FPGA处理器，其中，第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。通过本发明，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。
【IPC分类】G05B19/042, H01Q3/30
【公开号】CN105573190
【申请号】CN201410638104
【发明人】刘立朋, 戴宗武, 王欣
【申请人】航天恒星科技有限公司
【公开日】2016年5月11日
【申请日】2014年11月6日