专利名称：内存加速装置与方法以及使用其的适配卡与主板的制作方法
技术领域：
本发明是有关于一种内存装置、方法以及使用其的适配卡与主板，且特别是有关于一种内存加速装置、方法以及使用其的适配卡与主板。
由于计算机技术与工艺、封装技术的精进，不但在莫尔定律下中央处理器(CPU，Central Processing Unit)的处理速度上有着突飞猛进的增长，芯片工艺缩短，然而在这一切加速中，内存的速度依然无法满足微处理器所需的频宽，因此使整个系统的效率严重降低。
即使加上再多的内存，也只能增加内存的储存容量，也无法改善内存的频宽，使得仅增加内存对整个系统的效率帮助不大。
因此，本发明提供一种内存加速装置与方法以及使用其的适配卡与主板，能将内存的数据频宽提高，是每加上一内存模块就能加快速度的装置，能让内存在不断增加记忆容量的同时，也能增加执行的速度，使得在花一份钱时，能够同时增加内存的容量以及速度。
本发明提供一种内存加速装置，具有内存总线加速系统装置及内存总线加速装置，其中内存总线加速装置耦接到内存总线加速系统装置。
当内存总线加速系统装置接收芯片组的信号后，将芯片组的信号加以转换，最后再输出信号。当内存总线加速装置接收总线加速系统装置的信号后，依据总线加速系统装置的信号，内存总线加速装置会去处理内存总线加速系统装置与相对应的内存之间信号转换以及存取数据的动作。
其中内存总线加速系统装置接收芯片组的存取数据命令后，内存总线加速系统装置输出根据此存取数据命令转换所得到的存取命令至内存总线加速装置，使得内存总线加速装置依序存取内存总线上的数据，再存取数据在相对应的内存中。
本发明的内存总线加速系统装置具有数据功能装置和命令状态装置，其中命令状态装置耦接至数据功能装置。当命令状态装置接收芯片组的存取数据命令以及内存总线加速装置的状态后，依据存取数据命令及内存总线加速装置的状态去控制数据功能装置以及内存总线加速装置，此时数据功能装置会去处理芯片组与内存总线加速装置之间的数据传递及控制的动作。
本发明的内存总线加速装置用来处理内存总线加速系统装置以及内存之间数据传递及控制的动作，此内存接口具有内存接口及控制内存加速装置，其中控制内存加速装置耦接至内存接口。当控制内存加速装置将内存总线加速装置的状态传送至内存总线加速系统装置后，再去接收内存总线加速系统装置的命令，最后依据内存总线加速系统装置的命令去控制内存接口，此时内存接口就会处理内存总线加速系统装置与内存之间的数据传递及控制的动作。
本发明提供一种内存加速的方法，利用内存总线加速装置将数据存取至内存中，此方法具有下列步骤在存取周期内提供存取命令，并依据存取命令，令内存总线加速装置在存取周期内依序存取数据，并与相对应的内存做存取数据的动作。
综上所述，本发明可以利用内存总线加速系统装置以及内存总线加速装置去控制芯片组和内存间的动作，在一个存取周期内由多个内存总线加速装置依序去存取数据到内存中，使得内存如SDRAM或DDR SDRAM记忆容量增加时，也能随着增加记忆容量而增加速度，不会让内存减慢芯片组的执行速度。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明
请参考图2，是本发明实施例的部分内存加速装置的方框图。首先内存总线加速系统装置20会接收芯片组的信号，并且将芯片组的信号转换，然后内存总线加速装置22去接收内存总线加速系统装置20所送出根据芯片组的信号转换成的信号，再依照内存总线加速系统装置20所送出根据芯片组的信号转换成的信号决定传送或接收数据，最后与相对应的内存做存取数据的动作。其中内存总线加速装置22耦接至该内存总线加速系统装置20。例如内存总线加速系统装置20接收到芯片组的存取数据命令后，内存总线加速系统装置20就会将芯片组的存取数据命令转换成存取命令并输出存取命令到内存总线加速装置22，使得内存总线加速装置22依序存取内存总线上的数据，最后内存总线加速装置22会与相对应的内存做存取数据的动作，其中熟悉此技术的人可知不仅可使用芯片组还可以使用接口芯片。
请参考图3，是本发明实施例的内存总线加速系统装置方框图。本发明将内存总线加速系统装置30细分为二部分装置，分别为数据功能装置302以及命令状态装置304。当命令状态装置302接收芯片组所输出的命令和内存总线加速装置30的状态后，依照芯片组所输出的命令和内存总线加速装置30的状态去控制数据功能装置304以及内存总线加速装置30，然后数据功能装置304就会与芯片组以及内存总线加速装置作数据传递和控制的动作。例如当命令状态装置302接收芯片组的写入数据命令和内存总线加速装置30的状态后，输出写入命令至内存总线加速装置30并控制数据功能装置304，然后数据功能装置304就会与芯片组与内存总线加速装置30作数据写入内存的动作。
请参考图4，是本发明实施例的SDRAM总线加速装置的方框图。为了使内存总线加速装置方框图更容易了解，内存便以SDRAM为例子。本实施例将内存加速装置40细分为二大部分装置，分别为控制内存加速装置400以及SDRAM接口402。首先控制内存加速装置400会将内存总线加速装置400的状态传送至内存总线加速系统装置42，再接收内存总线加速系统装置42的命令并依据内存总线加速系统装置42的命令控制SDRAM接口402，此时SDRAM接口402就会去处理内存总线加速装置400与SDRAM 44之间数据传递及控制的动作。
将控制内存加速装置400再次细分为二个部分装置，分别为命令状态装置4000和数据功能装置4002，首先命令状态装置4000将内存总线加速装置40的状态传送至内存总线加速系统装置42后，再去接收内存总线加速系统装置42的命令，并依据内存总线加速系统装置42的命令去控制SDRAM接口402以及数据功能装置4002，此时数据功能装置4002就会去处理内存总线加速系统装置42与SDRAM接口402之间的数据传递与控制的动作。
将SDRAM接口再次细分为二个部分装置，分别为SDR命令装置4020和SDR数据装置4022，当SDR命令装置4020接收内存总线加速装置400的命令后，SDR命令装置4020会依据内存总线加速装置400的命令输出内存控制信号至SDRAM 44，SDRAM 44接收内存控制信号后，会与SDR数据装置4022做数据传递与控制的动作，然后SDR数据装置4022再与内存总线加速装置400做数据传递与控制的动作。
请参考图5，是本发明实施例的DDR SDRAM总线加速装置的方框图。为了使内存总线加速装置方框图更容易了解，内存再以DDRSDRAM为例子。本发明将内存加速装置50细分为二大部分装置，分别为控制内存加速装置500以及DDR SDRAM接口502。首先控制内存加速装置500会将内存总线加速装置500状态传送至内存总线加速系统装置52，再依据内存总线加速系统装置52的命令控制DDRSDRAM接口502，此时DDR SDRAM接口502就会去处理内存总线加速装置500与DDR SDRAM 54之间数据传递及控制的动作。
将控制内存加速装置500再次细分为二个部分装置，分别为命令状态装置5000和数据功能装置5002，首先命令状态装置5000将内存总线加速装置50的状态传送至内存总线加速系统装置52后，再去接收内存总线加速系统装置52的命令，并依据内存总线加速系统装置52的命令去控制DDR SDRAM接口502以及数据功能装置5002，此时数据功能装置5002就会去处理内存总线加速系统装置52与DDRSDRAM接口502之间的数据传递与控制的动作。
将DDR SDRAM接口再次细分为二个部分装置，分别为DDR命令装置5020和DDR数据装置5022，当DDR命令装置5020接收内存总线加速装置500的命令后，DDR命令装置5020会依据内存总线加速装置500的命令输出内存控制信号至DDR SDRAM 54，DDR SDRAM54接收内存控制信号后，会与DDR数据装置5022做数据传递与控制的动作，然后DDR数据装置5022再与内存总线加速装置500做数据传递与控制的动作。
本实施例以SDRAM和DDR SDRAM作为内存的例子，熟知此技术的人在不失本发明的原则下，可运用在任何内存上，如内存接口运用在SDRAM上为SDRAM接口402；内存命令装置运用在SDRAM上为SDR命令装置4020；以及内存数据装置运用在SDRAM上为SDR数据装置4022。
请参考图6，是本发明实施例的加速内存的方框图。首先加速内存60的控制内存加速装置600会传送控制内存加速装置600的状态到内存总线加速系统装置62，接着接收去内存总线加速系统装置62的命令，依照内存总线加速系统装置62的命令去控制内存矩阵602。
将控制内存加速装置600再次细分为二个部分装置，分别为命令状态装置6000和数据功能装置6002。当命令状态装置6000传送控制内存加速装置600的状态到内存总线加速系统装置62后，就去接收内存总线加速系统装置62所送出命令，依照内存总线加速系统装置62的命令去控制内存矩阵602和数据功能装置6002，令数据功能装置6002与内存总线加速系统装置62作数据传递与控制的动作。
请参考图7，是根据本发明实施例的另一种具有10信道(channel)的内存加速装置的方框图。当只使用一个数据速度一倍的内存总线加速装置72时，整个结构就只有一倍的数据传送速度，再加上一个数据传送速度二倍的内存总线加速装置74时，整个结构就有三倍的数据传送速度，所以当加上一个数据传送速度四倍的内存总线加速装置76时，整个结构就有七倍的数据传送速度，依此结构的内存加速装置可随技术的提高及内存总线加速装置处理速度的增加，而增加其数据传送速度。
由以上的装置的动作流程，可以整理出一个内存加速方法的流程图，此方法如下请参考图8，是根据本发明实施例的内存加速方法的流程图。利用内存总线加速装置将数据存取至内存中，此方法具有下列步骤执行整个存取周期的步骤S800，可进一步分解为两步骤一为提供存取命令的步骤802，接着执行步骤S804，依据存取命令使得内存总线加速装置在存取周期S800之内依序存取数据，并与相对应的内存做存取数据的动作。
为了解内存加速装置如何使系统存取数据的速度加快，以下列举数个时序图，作为具有四信道的内存加速装置的说明请参考图9A，是本发明实施例的一组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统只使用一组内存总线且内存为SDRAM的状态下，数据总线就会出现数据D0，经由内存总线加速装置处理后将数据D0写入到SDRAM。
请参考图9B，是本发明实施例的一组内存总线加速装置的读出时序图。当系统送出读出命令到内存加速装置时，如果系统只使用一组内存总线且内存为SDRAM的状态下，内存总线加速装置从SDRAM取得数据D0，再送到数据总线上。
请参考
图10A，是本发明实施例的二组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统使用二组内存总线且内存为SDRAM的状态下，数据总线就会出现数据D0以及数据D1，经由第一内存线加速装置处理后将数据D0写入到SDRAM以及第二内存总线加速装置处理后将数据D1写入到SDRAM。例如芯片送出存取数据命令之中的写入数据命令后，当内存总线加速系统装置接收到写入数据命令时，就会输出存取命令中的写入命令至第一内存总线加速装置及第二内存总线加速装置，此时第一内存总线加速装置的命令状态装置及第二内存总线加速装置的命令状态装置接收到写入命令后，分别送出写入命令给数据功能总线及SDR命令装置，而SDR命令装置送出写入命令给相对应的SDRAM已准备写入数据的动作，等到芯片将数据D0及D1写入数据总线上后，第一内存总线加速装置的数据功能装置及第二内存总线加速装置的数据功能装置依序去读取数据总线上的数据，再经由SDR数据装置写入到SDRAM中。
请参考图10B，是本发明实施例的二组内存总线加速装置的读出时序图。当系统送出读出命令到内存加速装置时，如果系统使用二组内存总线且内存为SDRAM的状态下，第一内存总线加速装置从SDRAM取得数据D0以及第二内存总线加速装置从SDRAM取得数据D1，再依序送到数据总线上。例如芯片送出存取数据命令中的读取数据命令后，当内存总线加速系统装置接收到读取数据命令时，就会输出存取命令中的读取命令至第一内存总线加速装置及第二内存总线加速装置，此时第一内存总线加速装置的命令状态装置及第二内存总线加速装置的命令状态装置接收到读取命令后，分别送出读取命令给数据功能总线及SDR命令装置，而SDR命令装置送出读取命令给相对应的SDRAM后，相对应的SDRAM送出数据经由SDR数据装置至数据功能装置，然后数据功能装置依序的将数据D0及数据D1送至数据总线中。
请参考图11A，是本发明实施例的三组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统使用三组内存总线且内存为SDRAM的状态下，数据总线就会出现数据D0、数据D1以及数据D2，经由第一内存总线加速装置处理后将数据D0写入到SDRAM；第二内存总线加速装置处理后将数据D1写入到SDRAM；以及第三内存总线加速装置处理后将数据D2写入到SDRAM。
请参考图11B，是本发明实施例的三组内存总线加速装置的读出时序图。当系统送出读出命令到内存加速装置时，如果系统使用三组内存总线且内存为SDRAM的状态下，第一内存总线加速装置从SDRAM取得数据D0；第二内存总线加速装置从SDRAM取得数据D1；以及第三内存总线加速装置从SDRAM取得数据D2，再依序送到数据总线上。
请参考图12A，是本发明实施例的四组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统使用四组内存总线且内存为SDRAM的状态下，数据总线就会出现数据D0、数据D1、数据D2以及数据D3，经由第一内存线加速装置处理后将数据D0写入到SDRAM；第二内存总线加速装置处理后将数据D1写入到SDRAM；第三内存总线加速装置处理后将数据D2写入到SDRAM；第四内存总线加速装置处理后将数据D3写入到SDRAM。
请参考图12B，是本发明实施例的四组内存总线加速装置的读出时序图。当系统送出读出命令到内存加速装置时，如果系统使用四组内存总线且内存为SDRAM的状态下，第一内存总线加速装置从SDRAM取得数据D0；第二内存总线加速装置从SDRAM取得数据D1；第三内存总线加速装置从SDRAM取得数据D2以及第四内存总线加速装置从SDRAM取得数据D3，再依序送到数据总线上。
请参考图13A，是本发明实施例的一组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统只使用一组内存总线且内存为DDR SDRAM的状态下，数据总线就会出现数据D0以及数据D1，经由内存总线加速装置处理后将数据D0以及数据D1写入到DDR SDRAM。
请参考图13B，是本发明实施例的一组内存总线加速装置的读出时序图，当系统送出读出命令到内存加速装置时，如果系统只使用一组内存总线且内存为DDR SDRAM的状态下，内存总线加速装置从DDR SDRAM取得数据D0以及数据D1，再送到数据总线上。
请参考图14A，是本发明实施例的二组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统使用二组内存总线且内存为DDR SDRAM的状态下，数据总线就会出现数据D0、数据D1、数据D2以及数据D3，经由第一内存总线加速装置处理后将数据D0以及数据D1写入到DDR SDRAM，以及第二内存总线加速装置处理后将数据D2以及数据D3写入到DDR SDRAM。
请参考图14B，是本发明实施例的二组内存总线加速装置的读出时序图，当系统送出读出命令到内存加速装置时，如果系统使用二组内存总线且内存为DDR SDRAM的状态下，第一内存总线加速装置从DDR SDRAM取得数据D0以及数据D1，以及第二内存总线加速装置从DDR SDRAM取得数据D2以及数据D3，再依序送到数据总线上。
请参考图15A，是本发明实施例的二组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统使用二组内存总线且内存为SDRAM以及DDR SDRAM的状态下，数据总线就会出现数据D0、数据D1以及数据D2，经由第一内存总线加速装置处理后将数据D0以及数据D1写入到DDR SDRAM，以及第二内存总线加速装置处理后将数据D2写入到SDRAM。
请参考图15B，是本发明实施例的二组内存总线加速装置的读出时序图。当系统送出读出命令到内存加速装置时，如果系统使用二组内存总线且内存为SDRAM以及DDR SDRAM的状态下，第一内存总线加速装置从DDR SDRAM取得数据D0以及数据D1，以及第二内存总线加速装置从SDRAM取得数据D2，再依序送到数据总线上。
请参考图16A，是根据本发明实施例的三组内存总线加速装置的写入时序图。当系统送出写入命令到内存加速装置时，如果系统使用三组内存总线且内存为二组SDRAM以及一组DDR SDRAM的状态下，数据总线就会出现数据D0、数据D1、数据D2以及数据D3，经由第一内存总线加速装置处理后将数据D0写入到SDRAM；第二内存总线加速装置处理后将数据D1以及数据D2写入到DDR SDRAM；以及第三内存总线加速装置处理后将数据D3写入到SDRAM。
请参考图16B，是根据本发明实施例的三组内存总线加速装置的读出时序图。当系统送出读出命令到内存加速装置时，如果系统使用三组内存总线且内存为二组SDRAM以及一组DDR SDRAM的状态下，第一内存总线加速装置从SDRAM取得数据D0；第二内存总线加速装置从DDR SDRAM取得数据D1以及数据D2；以及第三内存总线加速装置从SDRAM取得数据D3，再依序送到数据总线上。
其中熟知此技术的人可知，内存总线加速装置以及内存越多时，系统在内存存取速度就会越快，且并不仅只局限在一种内存的使用，且内存总线加速装置写入数据的顺序是可以变换的，图15A、图15B与图16A、图16B仅说明其中一种排序状态，在不失本发明的原则下熟知此技术的人可任意运用本发明。
本发明可以运用在多种系统上，如主板、可携式计算机主板以及适配卡，以下列举数种运用请参考图17，是本发明实施例的第一使用内存加速装置的主板方框图。主板190至少具有芯片组1900、内存总线加速系统装置1902以及内存总线加速装置1904。其中内存总线加速系统装置1902处理内存总线加速装置1904与芯片组1900之间作信号转换；以及内存总线加速装置1904用来接收总线加速系统装置1902的信号，然后依照内存总线加速系统装置1902的信号数据作传送或接收，并且用来与内存作信号转换。
请参考图18，是本发明实施例的第二使用内存加速装置的主板方框图。图17与图18装置雷同，熟知此技术的人还可以将内存总线加速装置再细分为内存总线加速插槽2004以及加速内存模块2006。其中内存总线加速插槽2004用来接收总线加速系统装置2002所送出的信号，并依照总线加速系统装置2002的信号作传送或接收数据，处理总线加速系统装置2002与加速内存模块2006之间的信号转换，再存取数据在加速内存模块2006中。
请参考图19，是本发明实施例的第三使用内存加速装置的主板方框图。图19与图17装置雷同，熟知此技术的人可知内存2106可以不需通过内存总线加速装置2104，与芯片组2100直接作存取的动作。
请参考图20，是本发明实施例的第四使用内存加速装置的主板方框图。图20与图18装置雷同，熟知此技术的人可知内存2208可以不需通过内存总线加速插槽2204，与芯片组2200直接作存取的动作。
请参考图21，是本发明实施例的第五使用内存加速装置的主板方框图。图21与图17装置雷同，熟知此技术的人可知将芯片组2302与内存总线加速系统装置2304的工艺做在主要装置2300上。
请参考图22，是本发明实施例的第六使用内存加速装置的主板方框图。图22与图18装置雷同，熟知此技术的人可知将芯片组2402与内存总线加速系统装置2404的工艺做在主要装置2400上。
请参考图23，是本发明实施例的第一使用内存加速装置的可携式计算机主板方框图。可携式计算机主板250至少具有芯片组2500、内存总线加速系统装置2502以及内存总线加速装置2504。其中内存总线加速系统装置2502用来与芯片组2500作信号转换；以及内存总线加速装置2504用来接收内存总线加速系统装置2502的信号，然后依照内存总线加速系统装置2502的信号作数据传送或接收，并且处理内存总线加速系统装置2502与内存之间的信号转换。
请参考图24，是本发明实施例的第二使用内存加速装置的可携式计算机主板方框图。图24与图23装置雷同，熟知此技术的人还可以将内存总线加速装置再细分为内存总线加速插槽2604以及加速内存模块2606。其中内存总线加速插槽用来接收总线加速系统装置2602所送出的信号，并依照总线加速系统装置2602的信号作传送或接收数据，而且处理总线加速系统装置2602与总线加速内存模块2606之间作信号转换，再将数据存取到加速内存模块2606。
请参考图25，是本发明实施例的第三使用内存加速装置的可携式计算机主板方框图。图25与图23装置雷同，熟知此技术的人可知内存2706可以不需通过内存总线加速装置2704，与芯片组2700直接作存取的动作。
请参考图26，是本发明实施例的第四使用内存加速装置的可携式计算机主板方框图。图26与图24装置雷同，熟知此技术的人可知内存2808可以不需通过内存总线加速插槽2804，与芯片组2800直接作存取的动作。
请参考图27，本发明实施例的第五使用内存加速装置的可携式计算机主板方框图。图27与图23装置雷同，熟知此技术的人可知将芯片组2902与内存总线加速系统装置2904的工艺在主要装置2900上。
请参考图28，是本发明实施例的第六使用内存加速装置的可携式计算机主板方框图。图28与图24装置雷同，熟知此技术的人可知将芯片组3002与内存总线加速系统装置3004的工艺在主要装置3000上。
请参考图29，是本发明实施例的第一使用内存加速装置的适配卡方框图。适配卡310至少具有接口芯片3100、内存总线加速系统装置3102以及内存总线加速装置3104。其中内存总线加速系统装置3102处理内存总线加速装置3104与接口芯片3100之间的信号转换；以及记忆内存总线加速装置3104用来接收总线加速系统装置3102的信号，然后依照总线加速系统装置3102的信号作传送或接收数据，处理内存总线加速系统装置3102与内存之间的信号转换。
请参考图30，是本发明实施例的第二使用内存加速装置的适配卡方框图。图30与图29装置雷同，熟知此技术的人还可以将内存总线加速装置再细分为内存总线加速插槽3204以及加速内存模块3206。其中，内存总线加速插槽3204用来接收内存总线加速系统装置3202所送出的信号，并依照内存总线加速系统装置3202的信号作传送或接收数据，而且处理内存总线加速系统装置3202与加速内存模块3206之间的信号转换，再将数据存取到加速内存模块3206。
请参考图31，本发明实施例的第三使用内存加速装置的适配卡方框图。图31与图29装置雷同，熟知此技术的人可知内存3306可以不需通过内存总线加速装置3304，与芯片组3300直接作存取的动作。
请参考图32，是本发明实施例的第四使用内存加速装置的适配卡方框图。图32与图30装置雷同，熟知此技术的人可知内存3408可以不需通过内存总线加速插槽3404，与接口芯片3400直接作存取的动作。
请参考图33，是本发明实施例的第五使用内存加速装置的适配卡方框图。图33与图29装置雷同，熟知此技术的人可知将接口芯片3502与内存总线加速系统装置3504的工艺在主要装置3500上。
请参考图34，本发明实施例的第六使用内存加速装置的适配卡方框图。图34与图30装置雷同，熟知此技术的人可知将芯片组3602与内存总线加速系统装置3604的工艺在主要装置3600上。
本发明利用内存总线加速系统装置和内存总线加速装置去控制芯片组以及内存之间的存取，使用多个内存总线加速装置去数据总线上存取数据，如同一串数据由多个内存总线加速装置在一个存取周期内依序存取总线的动作，然后与相对应的内存做存取数据的动作，如此在可以增加内存的同时，也可以增加存取速度。本发明不局限于单一电路与单一内存的使用，可以更广泛使用任何内存在任何电路上。
虽然本发明已以一实施例说明如上，然其并非用来限定本发明，任何熟悉此技术的人，在不脱离本发明的精神和范围内，当可作各种的改动与润饰，因此本发明的保护范围以权利要求书为准。
权利要求
1.一种内存加速装置，其特征为包括一内存总线加速系统装置，用来与一芯片组进行信号转换；至少一内存总线加速装置，用来接收该内存总线加速系统装置的信号，并处理该内存总线加速系统装置与相对应的一内存之间信号转换以及存取数据的动作；以及一内存总线，耦接该内存总线加速系统装置以及该些内存总线加速装置，其中该内存总线加速系统装置接收该芯片组的一存取数据命令后，该内存总线加速系统装置将该存取数据命令转换成一存取命令并输出至该些内存总线加速装置，使得该些内存总线加速装置依序存取该内存总线上的数据，并与相对应的该内存做存取数据的动作。
2.如权利要求1所述的内存加速装置，其特征为该内存总线加速系统装置，包括一数据功能装置，用来处理该芯片与该内存总线加速装置间的数据传递及控制；以及一命令状态装置，耦接至该数据功能装置，用来接收该芯片组的该存取数据命令以及该内存总线加速装置的状态，并依据该存取数据命令以及该内存总线加速装置的状态，控制该数据功能装置以及该内存总线加速装置。
3.如权利要求1所述的内存加速装置，其特征为该内存总线加速装置，包括一内存接口，用来处理该内存总线加速系统装置与该内存之间数据传递及控制的动作；以及一控制内存加速装置，耦接至该内存接口，用来将该内存总线加速装置的状态传送至该内存总线加速系统装置，并接收该内存总线加速系统装置的命令，依据该内存总线加速系统装置的命令控制该内存接口。
4.如权利要求3所述的内存加速装置，其特征为该内存接口包括一内存命令装置，用来接收该内存总线加速装置的命令，并依据该内存总线加速装置的命令输出一内存控制信号至该内存；以及一内存数据装置，用来处理该内存总线加速装置与该内存之间做数据传递与控制的动作；其中该内存接收该内存控制信号后，与该内存数据装置做数据传递与控制的动作。
5.如权利要求3所述的内存加速装置，其特征为该控制内存加速装置，包括一数据功能装置，用来处理该内存总线加速系统装置与该内存接口之间的数据传递与控制的动作；以及一命令状态装置，用来将该内存总线加速装置的状态传送至该内存总线加速系统装置，且接收该内存总线加速系统装置的命令，并依据该内存总线加速系统装置的命令控制该内存接口以及该数据功能装置。
6.一种使用内存加速装置的主板，其特征为至少包括一芯片组；以及一内存加速装置，包括至少一内存；一内存总线加速系统装置，用来与该芯片组进行信号转换；至少一内存总线加速装置，用来接收该总线加速系统装置的信号，并处理该内存总线加速系统装置与相对应的该内存之间信号转换以及存取数据的动作；以及一内存总线，耦接该内存总线加速系统装置以及该些内存总线加速装置；其中该内存总线加速系统装置接收该芯片组的一存取数据命令后，该内存总线加速系统装置将该存取数据命令转换成一存取命令并输出至该些内存总线加速装置，使得该些内存总线加速装置依序存取该内存总线上的数据，并与相对应的该内存做存取数据的动作。
7.如权利要求6所述的该使用内存加速装置的主板，其特征为该内存线加速装置包括一加速内存模块，用来存取数据；以及一内存总线加速插槽，耦接至该内存总线加速系统装置，用来接收该内存总线加速系统装置的信号，并处理该内存总线加速系统装置与该加速内存模块之间的信号转换及存取数据的动作。
8.如权利要求6所述的该使用内存加速装置的主板，其特征为还包括一外加内存，耦接至该芯片组，用来存取数据。
9.一种使用内存加速装置的可携式计算机主板，其特征为至少包括一芯片组；以及一种内存加速装置，包括至少一内存；一内存总线加速系统装置，用来与该芯片组进行信号转换；至少一内存总线加速装置，用来接收该总线加速系统装置的信号，并处理该内存总线加速系统装置与相对应的该内存之间信号转换以及存取数据的动作；以及一内存总线，耦接该内存总线加速系统装置以及该些内存总线加速装置；其中该内存总线加速系统装置接收该芯片组的一存取数据命令后，该内存总线加速系统装置将该存取数据命令转换成一存取命令并输出至该些内存总线加速装置，使得该些内存总线加速装置依序存取该内存总线上的数据，并与相对应的该内存做存取数据的动作。
10.如权利要求9所述的该使用内存加速装置的可携式计算机主板，其特征为该内存总线加速装置包括一加速内存模块，用来存取数据；以及一内存总线加速插槽，耦接至该内存总线加速系统装置，用来接收该内存总线加速系统装置的信号，并处理该内存总线加速系统装置与该加速内存模块之间的信号转换及存取数据的动作。
11.如权利要求10所述的该使用内存加速装置的可携式计算机主板，其特征为还包括一外加内存，耦接至该芯片组，用来存取数据。
12.一种使用内存加速装置的适配卡，其特征为至少包括一接口芯片；以及一种内存加速装置，包括至少一内存；一内存总线加速系统装置，用来与该接口芯片进行信号转换；至少一内存总线加速装置，用来接收该总线加速系统装置的信号，并处理该内存总线加速系统装置与相对应的该内存之间信号转换以及存取数据的动作；以及一内存总线，耦接该内存总线加速系统装置以及该些内存总线加速装置；其中该内存总线加速系统装置接收该接口芯片的一存取数据命令后，该内存总线加速系统装置将该存取数据命令转换成一存取命令并输出至该些内存总线加速装置，使得该些内存总线加速装置依序存取该内存总线上的数据，并与相对应的该内存做存取数据的动作。
13.如权利要求12所述的该使用内存加速装置的适配卡，其特征为该内存总线加速装置包括一加速内存模块，用来存取数据；以及一内存总线加速插槽，耦接至该内存总线加速系统装置，用来接收该总线加速系统装置的信号，并处理该内存总线加速系统装置与该加速内存模块之间的信号转换以及存取数据的动作。
14.如权利要求12所述的该使用内存加速装置的适配卡，其特征为还包括一外加内存，耦接至该接口芯片，用来存取数据。
15.一种内存加速的方法，其特征为利用复数个内存总线加速装置将复数个数据存取至一内存中，该内存加速的方法包括下列步骤提供一存取周期；提供一存取命令；以及依据该存取命令，令该些内存总线加速装置在该存取周期内依序存取该些数据，并与相对应的该内存做存取数据的动作。
全文摘要
本发明是有关于一种内存加速装置以及使用其的适配卡与主板，此内存加速装置具有内存总线加速系统装置和内存总线加速装置，其中内存总线加速系统装置用来处理芯片组与内存总线加速装置之间的信号转换；以及内存总线加速装置用来接收总线加速系统装置的信号，然后作数据传送或接收的动作，和相对应的内存作信号转换。此内存加速方法具有以下步骤在存取周期内提供存取命令，并依据存取命令，令内存总线加速装置在存取周期内依序存取数据，并与相对应的内存做存取数据的动作。
文档编号G06F12/00GK1395174SQ0112012
公开日2003年2月5日 申请日期2001年7月5日 优先权日2001年7月5日
发明者吴坤河, 庄海峰 申请人:丽台科技股份有限公司