专利名称：用于减少高速数据总线上背对背电压假信号的方法和装置的制作方法
技术领域：
本发明涉及的是计算机系统领域。更具体而言，本发明涉及的是改善高速数据总线上的信号完整性的领域。
背景技术：
一个高速数据总线的响应，例如一种当今的高带宽存储总线，强烈依赖于与该总线相连的输出驱动器的特性。在影响该数据总线上的信号完整性的各种特性中包括使输出驱动器变为一个非线性电流源的电压。该非线性不利于信号完整性并会导致数据崩溃。
图1显示了与一个数据控制器170相连的先前的数据总线。该总线控制器170可以连接到一个微处理器或其它计算机系统代理上(未图示)。该数据总线由传输线段120，130，和140表示。该总线终止于一个与终端电压VTERM相连的端电阻110。两个驱动器晶体管150和160与总线相连。该晶体管150可在其栅极端151接收一个输入信号，而驱动器晶体管160可在其栅极端161接收另一个输入信号。这些输入信号可以从一个存储设备或其它数据源接收。驱动器晶体管150和160用来把数据传输输出到该数据总线之上。
当一个逻辑高电压被施加到驱动器晶体管的栅极端时，驱动器晶体管150和160传导电流。总线控制器170检测通过驱动器晶体管150和160的(漏电流)，并且，在此方式中，晶体管150和160能够与该总线控制器170通信。在该总线控制器170检测来自驱动器晶体管150和160的数据传输之前，有一个必须满足的最小电流指标。一个典型的电流指标可以为28mA。那么，对本例来讲，驱动器晶体管150和160必须能够吸收28mA的电流以确保正确的数据传输。
当驱动器晶体管150和160试图执行一个背对背传输时，可能发生一个问题。对本例来讲，Vterm等于1.8V，而且被施加到驱动器晶体管150和160的栅极端的逻辑高电压也是1.8V。当该总线上的电压是1.8伏特(由于通过端电阻110连接到Vterm)并且一个逻辑高电压被施加到该驱动器晶体管150和160的栅极端时，则驱动器晶体管150和160工作在它们的饱和区内，那么，驱动器晶体管150和160就能够吸收一个恒定电流(本例为28mA)。然而，如果总线上的电压降到该驱动器饱和电压之下，则驱动器晶体管150和160就不能工作在其饱和区内，那么也就不能够吸收一个28mA的恒定电流。这是在背对背传输期间可能出现的问题。
例如，一个逻辑高电压在一个时钟周期里被施加到驱动器晶体管150的该栅极端151，而该驱动器晶体管150在该时钟周期里吸收28mA的电流。接近该时钟周期的末端时，从该驱动器晶体管150的该栅极端清除该逻辑高电压，而该驱动器晶体管就不再吸收电流。在下一个时钟周期里，另一个逻辑高电压被施加到该驱动器晶体管160的栅极端161。但是，不是在该时钟周期开始时在该总线上就出现1.8V的电压，而是在前一时钟周期里的数据传输可能使在该总线上的电压降低到大约1.0V。由于施加到该栅极端161的是一个1.8V的逻辑高电压，而总线还处在1.0V，该驱动器晶体管160不能够工作在其饱和区且不能够吸收一个恒定的28mA电流。可能会出现数据崩溃。
以前的数据总线系统通过在数据传输之间插入一个等待周期来解决这一问题。例如，关于上述的数据传输，可在驱动器150的数据传输和驱动器160的数据传输之间插入一个额外的时钟周期，这样就允许数据总线上的电压定时返回到1.8V，使驱动器晶体管工作在其饱和区。然而，插入一个等待周期，会带来减小数据流量，使系统运行性能变坏二缺陷。
附图简述由以下给出的详细描述和由本发明的实施方案的附图将更全面地理解本发明，然而，该附图不应被用来限制本发明于被描述的具体实施方案，而仅应该用于解释和理解。
图1是一个在高速总线上传输数据的某个以前的系统的框图。
图2是一个根据本发明的某一个实施方案实现的一个系统的框图。
图3是一个根据本发明的一个实施方案实现的一个数据收发器的框图。
图4是一个根据本发明的一个实施方案实现的一个数据收发器的电路图。
图5是一个根据本发明的一个实施方案实现的用于减少在一个高速数据总线上背对背电压假信号的一种方法的流程图。
详细描述下面将描述用于减少在一个高速数据总线上背对背电压假信号的方法和装置的一个示例实际方案。对本例来讲，一个预驱动器电路接收一个输入电压信号，该输入电压信号的电压电平从一个逻辑低电压电平摆动到一个逻辑高电压电平，其中该逻辑低电压电平大约等于VSS而该逻辑高电压电平大约等于VCC。该预驱动器减低电压摆动的幅值，以创建一个信号，使得将该信号提供给一个驱动器晶体管时，确保该驱动器晶体管即使在高速总线的电压为其最小指定电压的情况下也将工作在其饱和区。当该驱动器晶体管工作在其饱和区时，它可以吸收一个恒定电流并提供一个高输出阻抗。
图2是一个根据本发明的某一个实施方案实现的一个高速总线系统的框图。图2中的系统包括一个总线控制器270。该总线控制器270可以连接到一个微处理器或其它计算机系统代理上(未图示)。该总线控制器270接收来自于一个数据收发器400和一个数据收发器260的数据。数据收发器400和数据收发器260被分别连接到存储设备280和290。存储设备280和290将数据提供给数据收发器400和数据收发器260。数据收发器400和数据收发器260将从该存储设备280和290接收的该数据传输到总线控制器270。数据收发器400和数据收发器260经由传输线段220，230，和240所表示的一个数据总线与总线控制器270通信。该数据总线还包括连接于一个端电压Vterm的一个端电阻210。本示例实施方案的Vterm是1.8V。
其它实施方案可以使用其它的VCC和Vterm值。端电阻210有一个28欧姆(Ohms)的阻值，该阻值与该传输线段220，230和240的特性阻抗相匹配。其它实施方案可能使用该端电阻210的不同阻值以及传输线分段220，230和240的不同特性阻抗。图2中的数据总线系统可以在一个400MHz的时钟速度下运行，虽然其它实施方案也可能使用其它的时钟速度。进一步讲，虽然图2中的系统包括存储设备，但其它实施方案可能使用其它计算机系统代理通过数据收发器400和数据收发器260来传输数据到该总线控制器270。再有，虽然在本实施例中讨论了两个数据收发器，但是其它实施方案也可能使用其它数目的数据收发器。
为了最有效地使用有效的可能带宽，该数据收发器400和数据收发器260可以执行背对背的数据传输，其中的一个数据收发器可以在一个时钟周期里传输数据，而其它的数据收发器可以在下一个时钟周期里传输数据，而不用在数据传输之间插入一个等待周期。为有助于确保信号的完整性和正确的数据传输，这些数据收发器，在导通时以及当该总线上的电压电平处在Vterm和一个最小低电压指标规定的范围内的时候，吸收一个恒定电流。尽管其它实施方案可能使用其它低电压的最低指标，在本实施例中该低电压的最低指标为1.0V。
图3是该数据收发器400的一个框图。可以用类似的形式实现图2中的数据收发器260，但为了简化说明，在图3和图4中都将不再提及。
数据收发器400包括一个预驱动器电路410和一个驱动器电路420。该预驱动器电路接收一个输入信号405。可以从诸如图2中的存储设备280的一个存储设备来提供该输入信号405。本实施例中的该输入信号405具有一个从VCC到VSS的电压摆动。
该预驱动器电路410获得输入信号405，并减少电压摆动以产生被传输到该驱动器电路420的一个减少的电压信号415。在导通时该减少的电压信号415有一个电压摆动以确保该驱动器电路420能吸收一个恒定电流。该驱动器电路420从一个输出425引出电流，以提供一个与图2中的数据总线的连接。
该预驱动器电路的一个实施方案可包括一个简单的分压器电路，虽然一个简单的分压器电路可能有持续吸收电流的缺陷。
图4是该数据收发器400的一个实施方案的一个电路图。本实施例不持续流出大量电流，正像一个简单的分压器电路的情况一样。该预驱动器电路410包括NMOS晶体管411，414，和416，以及PMOS晶体管412和413。该驱动器电路包括NMOS晶体管421和422。
当输入信号405摆动到VCC(在本例中为1.8V)，该晶体管411导通，并且一个VCC电压减去晶体管411的阈值电压的值被施加到该晶体管414的栅极端。晶体管416也导通，并且VSS的一个电压电平被提供给此减少的电压信号415。当VSS被施加到该晶体管422时，该晶体管422不导通，并且没有电流从连接于该数据总线的输出触点425流出。
当该输入信号405摆动到VSS时，则该NMOS晶体管411和416不再导通，而PMOS晶体管412和413导通。当该晶体管412导通时，VSS加上晶体管412的阈值电压的一个电压电平被施加到该晶体管414的栅极，并且晶体管412的一个阈值电压减去晶体管414的一个阈值电压的一个电压电平被施加到该减少的电压信号415。当该输入信号处在VSS时，该晶体管412和414能被设计以产生用于该减少的电压信号415的一个适当电压。被施加到该减少的电压信号415的一个适当的电压可为允许该晶体管422工作在其饱和区的一个电压，并由此在导通时吸收一个恒定电流。如果该输出触点425上的最小电压为1.0V并且如果该晶体管422阈值电压是0.4V，那么，当被施加于该减少的电压信号415的电压不超过1.4V时，该晶体管422将工作在其饱和区。
该晶体管421提供在输出触点425和驱动器晶体管422之间的电容解耦。因而，任何在该输出触点425上观测到的高频振荡将不会对驱动器晶体管422的此操作。
虽然在上述讨论中提到指定的电压电平，但是其它实施方案可能使用其它电压电平。
图5是一个根据本发明的一个实施方案实现的用于减少在一个高速数据总线上背对背电压假信号的一个方法的流程图。在模块510中，接收一个逻辑高输入电压。在模导体520中，减少该逻辑高输入电压。在模块530中，此减少的逻辑高电压被施加到一个驱动器晶体管的一个栅极端，使该驱动器晶体管工作在其饱和区。
在前述的说明中，参照特定的的实施例对本发明进行了描述。然而很明显，在不背离附加权利要求中宣布的本发明的更广泛的宗旨和范围的前提下，可进行多种修正和更改。因此，本说明书和附图将做为一个图释说明而不是一个限制性意义来看待。
在本说明书中所指的“某一个实施方案”(“an embodiment”)，“一个实施方案”(“one embodiment”)，“某些实施方案”(“someembodiments”)或“其它实施方案”(“other embodiments”)意思是一个结合这些实施方案所描述的特定的特征、结构或特点，包含于至少一个本发明的实施方案中，而不必包含于所有的实施方案中。“某一个实施方案”，“一个实施方案”，或“一些实施方案”的不同表达形式不一定都指的是相同的实施方案。
权利要求
1.一种装置，包含一个包括一个驱动器晶体管的驱动器电路，该驱动器晶体管包括一个栅极端；以及一个预驱动器电路，它接受一个逻辑高输入电压而且传输一个减少的逻辑高电压到该驱动器晶体管的栅极端。
2.权利要求1中的装置，当该减少的逻辑高电压被施加到该驱动器晶体管的栅极端时，预驱动电路将该减少的逻辑高电压提供给该驱动器晶体管的栅极端，使该驱动器晶体管工作在其饱和区内。
3.权利要求2中的该装置，驱动电路进一步包含连接到该驱动器晶体管和一个输出触点之间的一个解耦晶体管，该解耦晶体管包括一个栅极端，该解耦晶体管的栅极端连接到一个正电源电压上。
4.权利要求3中的该装置，其中被提供给该驱动器晶体管的栅极端减少的逻辑高电压不超过一个驱动器晶体管阈值电压与一个该输出触点上的最小电压之和。
5.权利要求4中的装置，其中在该输出触点上的最小电压大约是1V。
6.权利要求5中的装置，其中提供给该驱动器晶体管的栅极端的减少的逻辑高电压不大于1.4V。
7.权利要求5中的装置，其中驱动器晶体管和解耦晶体管以一个级联的方式连接。
8.权利要求7中的装置，其中正电源电压约为1.8V。
9.一种装置，包含用于从一个输出触点吸收电流的装置；以及用于接受一个逻辑高输入电压和将一个减少的逻辑高电压提供给从该输出触点吸收电流的装置的一个输入端的装置。
10.权利要求9中的装置，用于接受一个逻辑高输入电压，和提供减少的高电压的装置将一个减少的逻辑高电压提供给吸收电流的装置，使该吸收电流的装置能够吸收一个恒定电流。
11.权利要求10中的装置，进一步包含用于在该输出触点和驱动器装置的输入端之间提供高频解耦的装置。
12.一种系统，包含一个数据总线控制器；以及经由一个数据总线连接到该总线控制器的一个数据收发器，该数据收发器包括一个包含一个驱动器晶体管的驱动器电路，该驱动器晶体管包含一个栅极端，以及一个接受一个逻辑高输入电压和将一个减少的逻辑高电压提供给该驱动器晶体管的栅极端的预驱动器电路。
13.权利要求12中的系统，当该减少的逻辑高电压被施加到驱动器晶体管的栅极端时，预驱动电路将该减少的逻辑高电压提供给驱动器晶体管的栅极端，使该驱动器晶体管工作在其饱和区内。
14.权利要求13中的系统，该驱动器系统进一步包括连接在该驱动器晶体管和一个输出触点之间的一个解耦晶体管，输出触点连接到该数据总线，解耦晶体管包括一个栅极端，该解耦晶体管的栅极端连接到一个正电源电压上。
15.权利要求14中的系统，其中提供给该驱动器晶体管的栅极端的减少的逻辑高电压不大于一个驱动器晶体管阈值电压与在该输出触点上的一个最小电压之和。
16.权利要求15中的系统，其中在该输出触点上的最小电压大约是1.0V。
17.权利要求16中的系统，其中提供给该驱动器晶体管的栅极端的减少的逻辑高电压不大于1.4V。
18.权利要求17中的系统，其中驱动器晶体管和解耦晶体管以一个级联二方式连接。
19.权利要求18中的系统，其中该正电压电源电压大约是1.8V。
20.一种系统，包含用于控制一个数据总线的装置；以及用于从一个数据存储设备传输数据到该数据总线的装置，用于传输数据的该装置包括用于从一个输出触点吸收电流的装置，以及用于接受一个逻辑高输入电压并将一个减少的逻辑高电压提供给驱动器装置的一个输入端的装置。
21.权利要求20中的系统，用于接受一个逻辑高输入电压和提供一个减少的逻辑高电压的装置将减少的逻辑高电压提供给吸收电流的装置，使该吸收电流的装置能够吸收一个恒定电流。
22.权利要求20中的系统，进一步包含用于在输出触点和驱动器装置的输入端之间提供高频解耦的装置。
23.一种方法，包含接收一个逻辑高输入电压；减少该逻辑高输入电压；将该减少的逻辑高输入电压施加到一个驱动器晶体管的一个栅极端，使该驱动器晶体管工作在其饱和区。
24.权利要求23中的方法，其中减少的逻辑高输入电压的过程包括减少此逻辑高输入电压，使该减少的逻辑高输入电压不大于该驱动器晶体管的一个阈值电压与在该输出触点的一个最小电压之和。
25.权利要求24中的方法，其中减少逻辑高输入电压的过程包括减少逻辑高输入电压，使该减少的逻辑高输入电压不大于该驱动器晶体管的该阈值电压与约1.0V电压之和。
全文摘要
描述了用于减少在高速数据总线上背对背电压假信号的方法和装置的一个示例实施方案。一个预驱动器电路接收一个输入电压信号，该输入电压信号的电压电平从一个逻辑低电压电平摆动到一个逻辑高电压电平，其中该逻辑低电压电平约等于VSS，而该逻辑高电压电平约等于VCC。该预驱动电路减低该电压摆动的幅值，以创建一个信号，使得将该信号提供给一个驱动器晶体管时，确保该驱动器晶体管即使在该高速总线的电压为其最小指定电压的情况下也能工作在其饱和区。当该驱动器晶体管工作在其饱和区时，能够吸收一个恒定电流并提供一个高输出阻抗。
文档编号G06F13/40GK1432157SQ01810580
公开日2003年7月23日 申请日期2001年3月13日 优先权日2000年3月31日
发明者J·－T·苏, H·Y·图 申请人:英特尔公司