专利名称：内容联想式存储器的制作方法
技术领域：
本发明涉及半导体器件领域中的一种内容联想式存储器(简称CASM)，特别适用于计算机、无线通信、互联网和监控系统等设备中作高速缓存、表查询、模式识别、模糊查询等功能的内容联想存储器件。
背景技术：
目前，应用在高速缓存、表查询、模式识别、模糊查询等场合的存储器主要是内容可寻址存储器(简称CAM)，CAM的查询方式比较复杂，查询数据与存储在CAM中的数据进行比较，发出匹配信号，然后对这些匹配信号进行编码，再通过存储器(简称RAM)的地址解码器确定相对应的地址，然后对应的内容才被读出。这种查询模式是直接与地址相关联，其工作速度慢，不能进行快速存取、识别、查询等功能，因此越来越不能满足对存储器性能的高速发展要求。
发明内容
本发明所要解决的技术问题在于避免上述背景技术中的不足之处而提供一种存储器是所存内容相互关联、不需要对地址进行编码、译码的内容联想式存储器，且本发明能完成高速缓存、模式识别、表查询、模糊查询等功能、还具有工艺制作简单、电路器件成熟、性能可靠、成本低廉等特点。
本发明所要解决的技术问题由以下技术方案实现的本发明由M行×N列的存储单元阵列1、N列个掩码电路2、M行个优先级电路3、控制电路4、预充电管列5、读出放大电路6、双向数据端口7组成。其中M、N为自然数，存储单元阵列1出入端口4通过匹配总线与预充电管列5出端口1连接、出端口3通过信号总线与读出放大电路6入端口3连接；掩码电路2入端口1，4，5分别与控制电路出端口8，9，10连接、入端口3通过信号总线与双向数据端口7出端口2连接、出端口2通过信号总线与存储单元阵列1入端口5连接；优先级电路3入端口1通过匹配总线与存储单元阵1出端口1连接、出端口2通过字总线与存储单元阵列1入端口2连接、入端口3、4、5分别通过信号总线与控制电路4出端口1、11、12连接；控制电路4入端口2、3、4、5依次与模式控制端口A、B、时钟端口C、复位端口D连接、出端口6通过信号总线与读出放大电路6入端口1连接、出端口7与预充电管列5入端口2连接；读出放大电路6出端口2通过信号总线与双向数据端口7入端口1连接，双向数据端口7出入端口3通过信号总线与出入端口E连接。
本发明所要解决的技术问题还可以通过以下技术方案实现本发明M行×N列的存储单元阵列1中每一行构成N位存储联想字单元8，每个存储联想字单元8分别由输入匹配线L2、输出匹配线L1、输入字线W1、输出字线W2、输入正、负位线P1、P2、输出正负位线P3、P4构成，其中存储联想字单元8入出端1、2脚分别通过输入输出匹配线L2、L1与右列、左列存储联想字单元8出入端连接，入出端3、4脚分别通过输入输出字线W1、W2与左列、右列存储联想字单元8出入端连接，入端5、6脚分别通过输入正、负位线P1、P2与上行的存储连线字单元(8)出端7、8脚连接，出端7、8脚分别通过输出正、负位线P3、P4与下行的存储连线字单元(8)入端5、6脚连接，每个存储联想单元8分别共用一个匹配线L、一个字线W。
本发明N列个掩码电路2的每个掩码电路由位线开关10至13、充电器14、锁存器15、反向器16组成，其中位线开关10、11各入端1脚并接后与锁存器15出端1脚连接、各入端3脚相互串接、各入端2脚分别与位线开关12、13各入端4脚连接、位线开关10入端4脚一路串接反向器16后与位线开关11入端4脚连接、另一路与锁存器15入端2脚和双向数据端口7出端2脚并接，位线开关12、13各入端1脚并接后与控制电路4入端9脚连接，锁存器15入端3脚与控制电路4出端8脚连接，位线开关12入端2脚与存储单元阵列1的存储联想字单元8入端5脚和充电器14入端1脚并接，位线开关13入端2脚与充电器14出端2脚和存储单元阵列1的存储联想字单元8入端6脚并接，充电器14出端3脚与控制电路4入端10脚连接、出端4脚与电源V端口连接。
本发明M行个优先级电路3的每个优选级电路由场效应管17、18、或非门19、锁存器20、与非门21、选择器22组成，其中场效应管17、18源极并接后与上一行优选级电路3入端3脚连接、栅极并接后与或非门19入端1脚、锁存器20入端1脚连接，场效应管17漏极接电源V端，场效应管18漏极与或非门19入端2脚、控制电路4入端1脚连接，或非门19出端3脚与与非门21入端1脚、选择器22入端2脚连接，控制电路4出端11、12脚分别与锁存器20入端4脚、与非门21入端2脚连接，锁存器20出端2脚与选择器22入端1脚连接，入端5脚与存储单元阵列1入端1脚连接，选择器22出端4脚与存储单元阵列1入端2脚连接、入端3脚连接地端。
本发明相比背景技术具有如下优点1、本发明在查询模式中，查询数据与单元的所存数据进行比较，输出匹配信号，优先级电路直接根据匹配信号，直接读出相关内容，因此存储器是所存内容相互关联，而不是单元地址相关联，不需要编码、译码器，因此具有能快速完成存取、识别、查询等功能。
2、本发明电路器件均采用成熟集成电路及工艺集成制作，电路结构成熟，工艺制作简单，性能可靠，便于批量生产，成本低廉。
图1是本发明的电原理方块图。
图2是本发明M行×N列的存储单元阵列1每个存储联想字单元8的电原理结构示意图。
图3是本发明N列个掩码电路2每个掩码电路的电原理图。
图4是本发明M行个优先级电路3每个优选级电路的电原理图。
具体实施例方式
参照图1至图4，本发明由M行×N列的存储单元阵列1、N列个掩码电路2、M行个优先级由电路3、控制电路4、预充电管列5、读出放大电路6、双向数据端口7组成。M行×N列的存储单元阵列1中每一行构成N位存储联想字单元8，其中M、N为自然数，M行和N列可以任意设定，实施例设定M为32行，N为32列，每行构成32位存储联想字单元8、32行共构成1024位存储联想字单元8，每个存储联想字单元8由输入输出匹配线L2、L1、输入输出字线W1、W2、输入正负位线P1、P2、输出正、负位线P3、P4构成，图2是每个存储联想字单元8实施例的电原理结构示意图，并按其连接线路。实施例最上边一行的存储联想字单元的入端5，6脚分别与掩码电路2的出端口2脚连接，最下边一行的存储联想字单元的出端7，8脚分别与读出放大电路6的入端口3脚连接，最左边一列的存储联想字单元的出入端2，3脚分别与优先级电路3的入出端口1，2脚连接，最右边一列的存储联想字单元的入端1脚与预充电管列5的出端口1脚连接。实施例CASM每个存储联想字单元8由6个场效应管(CMOS)构成静态随机存储器(简称SRAM)单元和4个N型场效应管(CMOS)构成异或单元组成，每个联想字共用一个字线W、和一个匹配线L，每个联想字分为两部分，一部分为查询码，另一部分为数据码，CASM可实现输入查询码后，输出与其相关联的数据码。在联想操作模式中，匹配线L先被充到高电位，字线W为低电位，如果本位查询的数据与本单元存储的数据不同，则在异或单元的一对串联场效应管将产生一个从匹配线L到地的放电回路，匹配线将被放电，降到低电位；否则，它保持高电位。在读写操作时与普通RAM单元相同。所以一个存储联想字单元8既可完成读/写操作，也可完成数据比较查询的功能。
本发明预充电管列5出端口1通过匹配线与存储单元阵列1出入端口4连接，其作用是给匹配线L预充电。优先级电路3出入端口1、2分别通过匹配线L、字线W与存储单元阵列1出入端口连接，作用是根据匹配线的优先级来控制联想字单元的读写。掩码电路2出入端口2通过信号总线与存储单元阵列1入端口5连接，作用是控制数据进入指定的列中，可实现掩模码的保存、位线数据的屏蔽，非屏蔽位的数据传输功能。读出放大电路6入端口3通过信号总线与存储单元阵列1出端3连接，作用是将输出信号放大CMOS电平输出。本发明控制电路4由组合电路和时序电路组成，作用是产生多种内部时钟，控制CASM各种工作模式，控制电路4如图1示与各级相应电路连接。双向数据端口7作用是进行输入输出数据与外电路接口连接。实施例本发明控制电路4、预充电管列5、读出放大器6、双向数据端口7部件各电路均采用相应的通用集成电路线路制作。
本发明N列个掩码电路2的每个掩码电路由位线开关10至13、充电器14、锁存器15、反向器16组成，图3是每个掩码电路2实施例的电原理接线图，并按其连接线路，其工作原理如下它可完现掩模码的保存、位线数据的屏蔽、非屏蔽位的数据传输功能。当输入的掩码信号为‘1’时，锁存器15将掩码锁存，同时打开一级位线开关10、11，允许位线信号输入。位线充电信号将位线充到高电位，使位线保持高电位悬浮，位线开关信号打开二级位线开关12、13后，位线输入的数据信号就可以通过两个互补的位线开关进入锁存器15。当输入的掩码为“0”时，锁存信号将掩码锁存，同时关闭一级位线开关10、11，并使二级位线开关12、13不起作用，禁止输入信号进入，位线充电信号将位线充到高电位时，位线将一直保持高位悬浮，便于存储单元阵列1输出存储数据。实施例位线开关10至13均采用通用的CMOS电路制作，充电器14、锁存器15、反向器16各部件电路均采用相应的通用集成电路线路制作。
本发明M行个优先级电路3的每个优选级电路由场效应管17、18、或非门19、锁存器20、与非门21、选择器22组成，图4是每个优先级电路3实施例的电原理接线图，并按其连接线路，其工作原理如下它能根据匹配位的信号，按优先级顺序依次打开字线开关。匹配信号Li在顺序写和顺序读操作中，将以高电平信号保存在各行优先级电路中的锁存器20中，在联想模式中，则根据查询数据与被查数据是否匹配来决定，若匹配，则匹配信号Li为高电平，否则为低电平。
字线信号Wi是由选择器22的控制端S控制，当控制端S为‘1’时，选择器22的输出即字线信号Wi与存储单元阵列1输入端2相连；否则与地端相连。
在查询模式中，锁存信号将各行匹配信号分别锁存在相应的锁存器20中，仅当允许信号Pi为低电平并且锁存器20输出端Q为高电平时，选择器22的控制端S为‘1’，字线信号为高电平，其它状态字线都为低电平。当锁存器20输出端Q为高电平时，禁止信号将被充到高电平，将使上一行的字线为低电平，这意味着这些行为低优先级，不进行读写操作。
在优先级电路中，优先级控制是由允许信号Pi和时钟信号C共同控制的。允许信号Pi是第i+1行优先级电路输出到本行(第i行)的信号，本行输出的允许信号Pi将输出给第i-1行优先级电路。当本行的允许信号Pi为低电平时允许本行进行读写操作，其它低优先级行的允许信号都为高电平，禁止进行读写操作。此时，当时钟信号C为低电平，本行锁存器20输出Q为高电平，执行读写操作；当时钟信号C为电平后，将锁存器20清零，锁存器20输出Q为低电平，使字线信号为低电平，结束该行的读写操作，同时将允许信号Pi为低电平，允许第i-1行工作。这样在时钟信号C的控制下实现按优先级顺序进行读写操作。实施例场效应管17、18采用CMOS电路制作，或非门19、锁存器20、与非门21、选择器22各部件电路均采用相应的通用集成电路制作。
本发明工作原理如下本发明有四各种工作模式，顺序写、顺序读、联想读、联想写，这四种模式实现了与CAM存储器相类似的数据存取、数据查寻等功能。
顺序写将掩码电路全部打开，允许数据进入存储器阵列，输入数据在优先级电路的控制下按优先级顺序依次写入存储器中，实现顺序写。
顺序读掩码电路全部关闭，禁止外部数据进入存储器阵列，输出数据在优先级电路的控制下按优先级顺序依次从存储器中读出，实现顺序读。
联想读按照输入的掩码数据，打开掩码数据位为‘1’掩码电路，关闭掩码数据位为‘0’掩码电路，输入查询码，查询码进入相应的存储阵列。查询完后，优先级电路按照匹配信号的优先级顺序依次打开各匹配行的字线，相关连的内容被读出。
联想写查询比较步骤同联想读一样，查询完后，优先级电路按照匹配的优先级顺序依次打开各匹配行的字线，相关连的内容被写入存储器中。
本发明各电路部件均采用半导体器件集成电路工艺制作，同时集成制作在一个集成芯片上，芯片上制作有各种信号端口的连接电极，设计制作成联想式存储器器件产品。
权利要求
1.一种内容联想式存储器，它由控制电路(4)、预充电管列(5)、读出放大电路(6)、双向数据端口(7)组成，其特征在于还由M行×N列的存储单元阵列(1)、N列个掩码电路(2)、M行个优先级电路(3)组成，其中M、N为自然数，存储单元阵列(1)出入端口4通过匹配总线与预充电管列(5)出入端口1连接、出端口3通过信号总线与读出放大电路(6)入端口3连接；掩码电路(2)入端口1、4、5分别与控制电路出端口8、9、10连接、入端口3通过信号总线与双向数据端口(7)出端口2连接、出端口2通过信号总线与存储单元阵列(1)入端口5连接；优先级电路(3)入端口1通过匹配总线与存储单元阵(1)出端口1连接、出端口2通过字总线与存储单元阵列(1)入端口2连接、入端口3、4、5分别通过信号总线与控制电路(4)出端口1、11、12连接；控制电路(4)入端口2、3、4、5依次与模式控制端口A、B、时钟端口C、复位端口D连接、出端口6通过信号总线与读出放大电路(6)入端口1连接、出端口7与预充电管列(5)入端口2连接；读出放大电路(6)出端口2通过信号总线与双向数据端口(7)入端口1连接，双向数据端口(7)出入端口3通过信号总线与出入端口E连接。
2.根据权利要求1所述的内容联想式存储器，其特征在于M行×N列的存储单元阵列(1)中每一行构成N位存储联想字单元(8)，每个存储联想字单元(8)分别由输入匹配线L2、输出匹配线L1、输入字线W1、输出字线W2、输入正、负位线P1、P2、输出正负位线P3、P4构成，其中存储联想字单元(8)入出端1、2脚分别通过输入输出匹配线L2、L1与右列、左列存储联想字单元(8)出入端连接，入出端3、4脚分别通过输入输出字线W1、W2与左列、右列存储联想字单元(8)出入端连接，入端5、6脚分别通过输入正、负位线P1、P2与上行的存储连线字单元(8)出端7、8脚连接，出端7、8脚分别通过输出正、负位线P3、P4与下行的存储连线字单元(8)入端5、6脚连接，每个存储联想单元(8)分别共用一个匹配线L、一个字线W。
3.根据权利要求1或2所述的内容联想式存储器，其特征在于N列个掩码电路(2)的每个掩码电路由位线开关(10)至(13)、充电器(14)、锁存器(15)、反向器(16)组成，其中位线开关(10)、(11)各入端1脚并接后与锁存器(15)出端1脚连接、各入端3脚相互串接、各入端2脚分别与位线开关(12)、(13)各入端4脚连接、位线开关(10)入端4脚一路串接反向器(16)后与位线开关(11)入端4脚连接、另一路与锁存器(15)入端2脚和双向数据端口(7)出端2脚并接，位线开关(12)、(13)各入端1脚并接后与控制电路(4)入端9脚连接，锁存器(15)入端3脚与控制电路(4)出端8脚连接，位线开关(12)入端2脚与存储单元阵列(1)的存储联想字单元(8)入端5脚和充电器(14)入端1脚并接，位线开关(13)入端2脚与充电器(14)出端2脚和存储单元阵列(1)的存储联想字单元(8)入端6脚并接，充电器(14)出端3脚与控制电路(4)入端10脚连接、出端4脚与电源V端口连接。
4.根据权利要求3所述的内容联想式存储器，其特征在于M行个优先级电路(3)的每个优选级电路由场效应管(17)、(18)、或非门(19)、锁存器(20)、与非门(21)、选择器(22)组成，其中场效应管(17)、(18)源极并接后与上一行优选级电路(3)入端3脚连接、栅极并接后与或非门(19)入端1脚、锁存器(20)入端1脚连接，场效应管(17)漏极接电源V端，场效应管(18)漏级与或非门(19)入端2脚、控制电路(4)入端1脚连接，或非门(19)出端3脚与与非门(21)入端1脚、选择器(22)入端2脚连接，控制电路(4)出端11、12脚分别与锁存器(20)入端4脚、与非门(21)入端2脚连接，锁存器(20)出端2脚与选择器(22)入端1脚连接，入端5脚与存储单元阵列(1)出端1脚连接，选择器(22)出端4脚与存储单元阵列(1)入端2脚连接、入端3脚连接地端。
全文摘要
本发明公开了一种内容联想式存储器，它涉及半导体器件领域中的集成电路器件。它由M行×N列的存储单元阵列、N列个掩码电路、M行个优先级电路、控制电路、预充电管列、读出放大电路、双向数据端口组成。本发明存储器所存内容相互关联，而不是存储单元地址相关联，不需要对地址进行编码和译码，实现内容联想存储的目的。本发明能完成高速缓存、模式识别、表查询、模糊查询等功能，还具有工艺制作简单，电路器件成熟，性能可靠、成本低廉等特点，特别适用于计算机、通信、互联网和监控系统等设备中作快速存取、查询的存储器件。
文档编号G06F12/00GK1396524SQ0212944
公开日2003年2月12日 申请日期2002年8月26日 优先权日2002年8月26日
发明者吴洪江, 廖斌 申请人:中国电子科技集团公司第十三研究所