确定存储器页状况的制作方法

专利名称：确定存储器页状况的制作方法
技术领域：
本发明大体上涉及半导体存储器装置、方法和系统，且更明确地说涉及操作半导体 存储器。
背景技术：
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多 不同类型的存储器，(尤其)包含随机存取存储器(RAM)、只读存储器(ROM)、动态 随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置可用作用于广泛范围的电子应用的易失性和非易失性存储器。快闪 存储器装置通常使用允许实现高存储器密度、高可靠性和低功率消耗的单晶体管存储器 单元。
快闪存储器的用途包含用于固态驱动器(SSD)、个人计算机、个人数字助理(PDA)、 数码相机、蜂窝式电话、便携式音乐播放器(例如，MP3播放器)和电影播放器的存 储器。程序代码和系统数据(例如，基本输入/输出系统(BIOS))通常存储在快闪存储 器装置中。此信息(尤其)可用于个人计算机系统中。快闪存储器的一些用途可包含在 不擦除数据的情况下对编程到快闪存储器装置的数据的多次读取。
两种常见类型的快闪存储器阵列结构是"与非(NAND)"和"或非(NOR)"结构， 此等名称来源于配置各自的基本存储器单元配置的逻辑形式。NAND阵列结构将其浮 动栅极存储器单元的阵列配置在矩阵中，使得所述阵列的"行"中每一浮动栅极存储器 单元的栅极耦合到存取线，所述存取线在此项技术中通常称为"字线"。然而，每一存 储器单元不通过其漏极直接耦合到数据线(其在此项技术中通常称为数位线，例如位
线)。事实上，所述阵列的存储器单元以源极到漏极的方式一起串联耦合在源极线与感 测线之间，其中共同耦合到一条特定感测线的存储器单元称为一 "列"。
NAND阵列结构中的存储器单元可编程到所需状态。也就是说，电荷可被置于存 储器单元的浮动栅极上或从所述浮动栅极移除以将单元置于若干经编程状态中。举例来
说，单级单元(SLC)可表示两个状态，例如1或0。快闪存储器单元还可存储两个以 上状态，例如1111、 0111、 0011、 1011、 1001、 0001、 0101、 1101、 1100、 0100、 0000、 1000、 1010、 0010、 0110和1110。此类单元可称为多状态存储器单元、多数位单元或多级单元(MLC)。 MLC可允许制造较高密度存储器而不会增加存储器单元的数目，因 为每一单元可表示一个以上数位，例如一个以上位。MLC可具有两个以上经编程状态， 例如能够表示四个数位的单元可具有十六个经编程状态。对于一些MLC，所述十六个 经编程状态中的一者可以是擦除状态。对于这些MLC，最低编程状态不被编程到擦除 状态以上，即如果单元被编程到最低状态，那么其保持处于擦除状态而不是在编程操作 期间将电荷施加到所述单元。其它十五个已编程状态可称为"未擦除"状态。
存储器单元页可具有与其相关联的例如擦除和/或未擦除的状况。存储器单元页的 状况可基于(例如，取决于)页中存储器单元的状态。 一个确定存储器单元页的状况的 操作可包含将页中存储器单元的所感测状态从耦合到所述页的寄存器输出到输入/输出 (I/O)电路。

发明内容
无


图1是根据本发明的一个或一个以上实施例的非易失性存储器阵列的一部分的示 意图。
图2A说明根据本发明的一个或一个以上实施例的存储器结构的框图。 图2B说明根据本发明的一个或一个以上实施例的存储器结构的框图。 图3说明根据本发明的一个或一个以上实施例的存储器结构的框图。 图4说明根据本发明的一个或一个以上实施例的存储器结构的框图。 图5A说明根据本发明的一个或一个以上实施例的用于确定存储器单元页的状况的 逻辑电路。
图5B说明根据本发明的一个或一个以上实施例的用于确定存储器单元页的状况的 逻辑电路。
图6说明根据本发明的一个或一个以上实施例的存储器装置的操作期间各种信号 的时序图。
图7是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的电 子存储器系统的功能框图。
图8是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的存 储器模块的功能框图。
具体实施方式
本发明包含用于操作半导体存储器的方法、装置、模块和系统。 一个方法实施例包含在不使用输入/输出(I/O)电路的情况下确定存储器单元页的状况；以及通过所述I/Q电路输出所述状况。
在本发明的以下详细描述中，参看附图，附图形成本发明的一部分且附图中以说明的方式展示可如何实践本发明的一个或一个以上实施例。充分详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应了解，可利用其它实施例，且可在不脱离本发明范围的情况下作出过程、电和/或结构上的变化。如本文所使用，尤其相对于图中的参考标号的指示符"N"和"M"指示本发明的一个或一个以上实施
例可包含如此指明的若干特定特征。
本文的图式遵循编号惯例，其中第一数位对应于图形标号，且剩余数位标识出图中的元件或组件。不同图式之间的类似元件或组件可通过使用类似数位来标识出。举例来说，U0可指代图1中的元件"10"，且图2中类似元件可指代为210。将了解，本文中各个实施例中所示的元件可经添加、交换和/或消除以便提供本发明的若干额外实施例。另外，将了解，图中提供的元件的比例和相对尺度希望说明本发明的实施例，且不应在限定性意义上理解。
图l是根据本发明的一个或一个以上实施例的非易失性存储器阵列IOO的一部分的示意图。图1的实施例说明NAND结构非易失性存储器。然而，本文描述的实施例不限于此实例。如图1所示，存储器阵列IOO包含存取线(例如，字线105-1、 ...、 105-N)和交叉数据线(例如，局部位线107-1、 107-2、 107-3、…、107-M)。为了便于在数字
环境中寻址，字线105-1、 ...、 105-N的数目和局部位线107-1、 107-2、 107-3..... 107-M
的数目可以是二的某次幂，例如256字线乘以4,096位线。
存储器阵列100包含NAND串109-1、 109-2、 109-3、…、109-M。每一 NAND串
包含非易失性存储器单元111-1..... lll-N,每一者与字线105-1..... 105-N和局部
位线107-1、 107-2、 107-3、…、107-M的交叉相关联。每一 NAND串109-1 、 109-2、109-3、 ...、 109-M的非易失性存储器单元111-1、 ...、 lll-N以源极到漏极的方式串联连接在源极选择门(SGS)(例如，场效应晶体管(FET) 113)与漏极选择门(SGD)(例如，FET119)之间。源极选择门U3位于局部位线107-1与源极选择线117的交叉处，而漏极选择门U9位于局部位线107-1与源极选择线115的交叉处。
如图1中说明的实施例中所示，源极选择门113的源极连接到共同源极线123。源极选择门113的漏极连接到相应NAND串109-1的存储器单元111-1的源极。漏极选择门119的漏极在漏极接触121-1处连接到相应NAND串109-1的局部位线107-1。漏极
8选择门119的源极连接到相应NAND串109-1的最后存储器单元Ul-N (例如，浮动栅极晶体管)的漏极。
在一个或一个以上实施例中，非易失性存储器单元111-1..... lll-N的构造包含
源极、漏极、浮动栅极或其它电荷存储节点，以及控制栅极。非易失性存储器单元
Ul-K ...、 lll-N的控制栅极分别耦合到字线105-1..... 105-N。非易失性存储器单
元111-1、 ...、 lll-N的"列"组成NAND串(例如，109-1、 109-2、 109-3、…、I09-M)且分别耦合到给定局部位线(例如，107-1、 107-2、 107-3、 ...、 107-M)。非易失性存储器单元的"行"是那些共同耦合到给定字线(例如，105-1、 ...、 105-N)的存储器单元。术语"列"和"行"的使用并不意图暗示非易失性存储器单元的特定线性(例如，垂直和/或水平)定向。NOR阵列结构将类似地布局，不同之处是存储器单元串将并联耦合在选择门之间。
如所属领域的一般技术人员将了解，耦合到选定字线(例如，105-1..... 105-N)
的单元的子集可作为一群组被一起编程和/或感测(例如，读取)。编程操作(例如，写入操作)可包含将若干编程脉冲(例如，16V-20V)施加到选定字线以便将选定单元的阈值电压(Vt)增加到对应于所需编程状态的所需编程电压电平。
感测操作(例如，读取或编程验证操作)可包含感测耦合到选定单元的位线的电压和/或电流变化以便确定选定单元的状态。感测操作可涉及在高于与选定存储器单元相关联的源极线(例如，源极线123)的偏压的电压下，对与选定存储器单元相关联的位线(例如，位线107-1)加偏压。感测操作或者可包含对位线107-1预充电，之后当选定单元幵始传导时放电，且感测所述放电。
感测选定单元的状态可包含将一个或一个以上感测电压(例如，读取电压"Vread")施加到选定字线，同时独立于未选定单元的阈值电压(例如，通过电压"Vpass")在足以将未选定单元置于传导状态的一个或一个以上电压下对串的未选定单元加偏压。可感测对应于正读取和/或验证的选定单元的位线以确定选定单元是否响应于施加到选定字线的特定感测电压而传导。举例来说，可通过位线电流达到与特定状态相关联的特定参考电流时的字线电压来确定选定单元的状态。
如所属领域的一般技术人员将了解，在对NAND串中选定的存储器单元执行的感测操作中，对串的未选定存储器单元加偏压以便使其处于传导状态。在此感测操作中，存储在选定单元中的数据可基于对应于串的位线上所感测的电流和/或电压。举例来说，存储在选定单元中的数据可基于位线电流是否在给定时间周期中改变特定量或达到特定电平。
9当选定单元处于传导状态时，电流在串的一端处的源极线接触与串的另一端处的位线接触之间流动。如此，与感测选定单元相关联的电流被携载穿过串中的其它单元、单元堆叠之间的扩散区和选择晶体管中的每一者。
图2A说明根据本发明的一个或一个以上实施例的存储器结构的框图。图2A所示
的存储器结构包含若干页225-0、 225-1..... 225-N，其一起包含在区块0, 203-0中。
图2A所示的存储器结构包含若干区块203-0、 203-1..... 203-M，其一起包含在平面
201中。
存储器单元的每一页225-0、 225-1..... 225-N可包含若干存储器单元，例如图1
所示的非易失性存储器单元1U-1..... lll-N。如本文所使用，存储器单元页是指可存
储一次可编程的数据量的若干存储器单元。作为一实例， 一次可编程的数据量可称为数据页，且存储数据页的存储器单元可称为存储器单元页。在一个或一个以上实施例中，
存储器单元页可包含耦合到特定字线(例如，比如图l所示的105-1..... 105-N等字
线)的存储器单元。在一个或一个以上实施例中，耦合到特定字线的存储器单元可划分为一个以上页，例如划分为数据的"偶数"页和"奇数"页。在一个或一个以上实施例中，存储器单元页可包含耦合到一个以上存取线的存储器单元。
在一个或一个以上实施例中，存储器单元页可具有与其相关联的状况。存储器单元页的状况可基于(例如，取决于)页中存储器单元的状态。举例来说，在一个或一个以上实施例中，如果页中所有存储器单元处于擦除状态，那么所述页具有擦除状况。在一个或一个以上实施例中，如果存储器单元的至少一者被编程到未擦除状态，那么所述页具有未擦除状况。
在一个或一个以上实施例中，如果页中存储器单元的超过大部分处于擦除状态，那么所述页具有擦除状况。在一个或一个以上实施例中，如果存储器单元的超过小部分被编程到一个或一个以上未擦除状态，那么所述页具有未擦除状况。如本文所使用，术语"大部分"是指(如果满足的话)将使所属领域的技术人员了解页的状况为擦除的数目。如本文所使用，术语"小部分"是指(如果满足的话)将使所属领域的技术人员了解页的状况为未擦除的数目。举例来说，在页的擦除操作期间，较小数目的存储器单元可能不完全被擦除，例如可能由于(例如)存储器单元中的误差而保持未擦除。然而，即使并非页中所有存储器单元可处于擦除状态，例如即使页中存储器单元的至少一者可处于未擦除状态，但所属领域的技术人员仍将了解所述页具有擦除状况。
每一存储器单元区块203-0、 203-1..... 203-M可包含若干存储器单元页，其可形
成存储器单元区块。举例来说，如图2A所示，区块203-0包含页225-0、 225-1、...、225-N。如本文所使用，存储器单元区块是指可存储一次可擦除的数据量的若干存储器
单元。举例来说， 一次可擦除的数据量可称为数据区块，且存储数据区块的存储器单元可称为存储器单元区块。
平面201可包含给定电路小片上的若干区块，例如203-0、 203-1 ..... 203-M。在
一个或一个以上实施例中，存储器装置可在每电路小片上包含多个平面。举例来说，在一个或一个以上实施例中，电路小片可包含偶数编号区块的平面和奇数编号区块的平面。
作为一实例，2GB存储器装置可每页包含2112字节的数据、每区块64页，且每平面2048区块。SLC装置每单元存储一个位。MLC装置可每单元存储多个位，例如每单元2位。在二进制系统中，"位"表示一个数据单位。由于实施例不限于二进制系统，所以本文中最小数据元素可称为"单位"。
图2A中说明的存储器结构还包含寄存器230。如图2A所示，平面201与寄存器230进行双向通信。寄存器230还可从输入/输出(I/O)电路(例如，图7所示的I/O电路760)接收数据，并将数据传送到I/0电路。
如所属领域的一般技术人员将了解，在编程操作期间，数据可从I/0电路载入到寄存器230中，且可接着从寄存器230传递到存储器平面201。此过程可重复直到编程操作完成为止。在感测操作期间，数据可从存储器平面201传递到寄存器230。
寄存器230可通过若干数据循环与I/O电路进行数据通信。借助实例，数据页(例如，2千字节(kB)的数据)可通过若干1字节数据循环载入到寄存器230中。实施例不限于包含2kB页大小的存储器装置。例如4kB、 8kB等其它页大小可用于本发明的实施例。如读者将了解，部分数据页可传送到寄存器230和/或从寄存器230传送。
在一个或一个以上实施例中，寄存器230可包含经配置以确定存储器单元页(例如，页225-0、 225-1、 ...、 225-N)的状况(例如，擦除和/或未擦除)的电路。在一个或一个以上实施例中，可感测存储器单元页中存储器单元的一者或一者以上的状态(例如，擦除和/或未擦除)，所感测的状态可输入到电路中，且所述电路可基于输入的所感测状态来确定页的状况。举例来说，所述电路可基于输入的所感测状态确定页的状况是否为特定状况(例如，擦除和/或未擦除)。在一个或一个以上实施例中，所述电路可包含逻辑电路，如本文中将进一步描述。在一个或一个以上实施例中，所述电路可经配置以确定感测到特定状态(例如，擦除和/或未擦除)的次数，且通过确定感测到所述特定状态的所述次数是否满足阈值设定(例如，页中存储器单元数目的大部分和/或小部分)来确定所述页的状况。举例来说，所述电路可包含计数器，其经配置以对感测到特定状态的次数进行计数，且通过确定感测到所述特定状态的所述次数是否满足阈值设定来确定所述页的状况。
根据本发明的一个或一个以上实施例使用位于寄存器230中的电路来确定一个或一个以上存储器单元页的状况可用于确定所述一个或一个以上页是否先前已被编程，例如所述一个或一个以上页是否需要编程。举例来说，当启始编程操作时，根据本发明的一个或一个以上实施例确定一个或一个以上存储器单元页的状况可指示所述一个或一个以上页在编程操作期间是否应编程，例如所述一个或一个以上页是否先前已被编程。此外，如果中断编程操作，例如如果存储器装置在编程操作期间突然断电，那么根据本发明的一个或一个以上实施例确定存储器装置中一个或一个以上页的状况可指示将在哪一页上重新开始所述编程操作，例如哪些页在中断之前被编程以及哪些页不被编程。
在一个或一个以上实施例中，在位于寄存器230中的电路确定存储器单元页的状况之后，可从寄存器输出所述状况。在一个或一个以上实施例中，可通过I/0电路输出所述状况。举例来说，在一个或一个以上实施例中，可从寄存器230将所述状况输出到I/O电路，例如图7所示的I/0电路760。
在一个或一个以上实施例中，可专门通过位于寄存器230中的电路确定存储器单元页的状况。举例来说，在此类实施例中，I/O电路不确定所述状况，事实上，I/O电路仅从寄存器230接收所确定的状况。另外，在一个或一个以上实施例中，页中存储器单元的所感测状态不被从寄存器输出。举例来说，在此类实施例中，所感测状态不输出到I/O电路。
根据本发明的一个或一个以上实施例使用位于寄存器230中的电路来确定存储器单元页的状况可减少用于确定页状况的时间量，因为使用位于(例如)寄存器230中的电路来确定所述状况可排除根据一些先前方法将页中存储器单元的所感测状态从寄存器230输出(例如，从寄存器230输出到I/O电路)的操作。举例来说，在一个或一个以上实施例中，根据本发明的一个或一个以上实施例用于使用位于寄存器230中的电路来确定存储器单元页的状况的时间量可近似等于用于感测页中存储器单元的状态的时间量。对比之下，用于通过将所感测状态从寄存器230输出到I/O电路来确定所述状况的时间量是用于感测页中存储器单元的状态的时间与用于将所感测状态从寄存器230输出到I/O电路的时间之和。举例来说，对于4096字节的页大小，感测操作可花费近似20微秒，且额外的近似25毫微秒用于针对每一传递循环输出每一所感测状态，例如用于每次将数据从数据寄存器230输出到I/O电路。因此，对于4096字节的页大小，根据本发明的一个或一个以上实施例的用于使用位于寄存器230中的电路来确定页状
12况的时间量可近似为20微秒，而用于通过将所感测状态从寄存器230输出到I/O电路 来确定页状况的时间量近似为122微秒。
此外，根据本发明的一个或一个以上实施例的使用位于寄存器230中的电路来确定 存储器单元页的状况可允许实施涉及对由页存储的数据进行扰码的误差校正码(EEC)
和/或加密算法。举例来说，如果I/O电路用于根据一些先前方法确定页状况，那么在 页状况是擦除或页状况是未擦除且含有错误数据的情况下，应用于存储器单元页的涉及 数据扰码的EEC和/或加密算法将传回误差消息。因为在两种情况下均传回误差状况， 所以不可能确定页状况是否为擦除或页状况是否为未擦除且页含有错误数据。相比之 下，如果根据本发明的一个或一个以上实施例使用位于寄存器230中的电路来确定页状 况，那么在将EEC和/或加密算法应用于具有错误数据的未擦除页的情况下，可传回误 差。然而，如果页状况是擦除，那么可不传回误差。
图2A中说明的存储器结构还包含设定/重设锁存器235。如图2A所示，寄存器230 耦合到设定/重设锁存器235。在一个或一个以上实施例中，设定/重设锁存器235可包 含若干已知值，例如对应于擦除(例如，1)禾Q/或编程(例如，0)状态的已知电流和/ 或巳知电压值。
在一个或一个以上实施例中，位于寄存器230中的电路可经配置以通过将与存储器 单元相关联的寄存器中的数据(例如，对应于存储器单元的状态的电流和/或电压值) 与设定/重设锁存器235中的若干已知值进行比较，来确定存储器单元页(例如，页225-0、
225-1..... 225-N)中若干存储器单元的状态(例如，擦除和/或未擦除)。在一个或一
个以上实施例中，可作为感测操作的一部分来确定与存储器单元相关联的数据和/或所 述若干存储器单元的状态，如本文所描述。在一个或一个以上实施例中，所感测状态可 用于确定页的状况，如本文所描述。
图2B说明根据本发明的一个或一个以上实施例的存储器结构的框图。类似于图 2A，图2B所示的存储器结构包含平面201中的若干页(例如，225-0、 225-1、...、 225-N) 和区块(例如，203-0、 203-1、…、203-M)。然而，不同于图2A，图2B所示的存储器 结构包含两个寄存器，即数据寄存器231和高速缓冲寄存器233。数据寄存器231可以 类似于图2A中的寄存器230的方式操作，因为其可将数据传递到存储器平面201以及 从存储器平面201接收数据。高速缓冲寄存器233可以类似于图2A中的寄存器230的 方式操作，因为其可通过若干数据循环从1/0电路接收数据以及将数据传送到1/0电路。
在非高速缓存操作期间，数据寄存器231和高速缓冲寄存器233可作为单一寄存器 (例如，作为图2A中的寄存器230) —起操作。在高速缓存操作期间，数据寄存器231
13和高速缓冲寄存器233可在管线式过程中单独操作。举例来说，在编程操作期间，来自1/0电路(例如，来自主机(例如，来自与主机相关联的处理器))的数据可例如通过若干经连续时钟控制的数据循环载入到高速缓冲寄存器中，且接着从高速缓冲寄存器传递到数据寄存器。在数据传递到数据寄存器之后，可将数据寄存器的内容编程到存储器平面201中。在实例感测操作中，可从存储器平面201感测数据并将其载入到数据寄存器233中。在数据载入到数据寄存器231中之后，其可传递到高速缓冲寄存器233。在数据已载入到高速缓冲寄存器233中之后，其可传递出而到达1/0电路。
使用高速缓冲寄存器来进行感测操作可允许使从阵列的下一连续存取管线化，同时输出先前存取的数据。此双缓冲技术可允许"隐藏"读取存取时间(例如，图6所示的tR)。数据可首先从存储器阵列传递到数据寄存器。如果高速缓冲寄存器可用(例如，不忙)，那么数据可从数据寄存器移动到高速缓冲寄存器。 一旦数据传递到高速缓冲寄存器，数据寄存器就可用且可开始从存储器阵列载入下一连续页。
使用高速缓冲寄存器来进行编程操作可提供相对于非高速缓存编程操作的性能改进。此双缓冲技术可允许控制器将数据直接输入到高速缓冲寄存器并使用数据寄存器作为将用于编程的数据供应到阵列的保持寄存器。此方法可释放高速缓冲寄存器使得下一页操作可并行载入。在一些应用中，编程时间可完全"隐藏"。数据寄存器可在编程循环期间维护数据。此方法可释放高速缓冲寄存器使得其可开始从控制器接收下一数据页。
在一个或一个以上实施例中，数据寄存器231和/或高速缓冲寄存器233可包含类似于可包含于图2A中的寄存器230中的电路的电路，例如经配置以确定存储器单元页的状况的电路，如本文所描述。在一个或一个以上实施例中，高速缓冲寄存器233可输出所确定的状况，例如将所确定的状况输出到1/0电路(例如，图7所示的I/0电路760)。在一个或一个以上实施例中，可专门通过数据寄存器231和/或高速缓冲寄存器233中的电路来确定所述状况，这可减少用于确定页状况的时间量和/或允许实施涉及数据扰码的误差校正码和/或加密算法，如本文所描述。
图2B所示的存储器结构包含设定/重设锁存器235，其类似于图2A所示的设定/重设锁存器235。如图2B所示，设定/重设锁存器235耦合到高速缓冲寄存器233。在一个或一个以上实施例中，位于数据寄存器231和/或高速缓冲寄存器233中的电路可经配置以通过将与存储器单元相关联的寄存器中的数据与设定/重设锁存器235中的已知值(如本文所描述)进行比较，来确定存储器单元页中若干存储器单元的状态。
图3说明根据本发明的一个或一个以上实施例的存储器结构的框图。图3所示的存路小片327-1和327-2，其每一者具有两个平面301-1 、301-2、 301-3和301-4。每一平面分别与数据寄存器331-1、 331-2、 331-3和331-4进行双向通 信。每一数据寄存器分别与高速缓冲寄存器333-1、 333-2、 333-3和333-4进行双向通 信。每一高速缓冲寄存器分别耦合到设定/重设锁存器335-1、 335-2、 335-3和335-4。
每一寄存器和设定/重设锁存器可大体如本文所描述而起作用。
在图3中说明的实施例中，平面301-1可表示电路小片327-1上区块的一半，而平 面301-2可表示另一半。平面301-3可表示电路小片327-2上区块的一半，而平面301-4 可表示另一半。在一个或一个以上实施例中，可在奇数与偶数编号区块之间划分平面。 在一个或一个以上实施例中，"奇数"或"偶数"数据区块可以是数据的逻辑表示，其 中来自耦合到与区块相关联的存取线的存储器单元的一半("奇数"编号)的数据单位 存储在"奇数"区块中，且来自耦合到与区块相关联的存取线的存储器单元的另一半("偶 数"编号)的数据单位存储在"偶数"区块中。实施例不限于表示具有一个以上平面的 给定电路小片上区块的一半的特定平面；平面之间的区块的其它分布是可能的。实施例 也不限于具有特定数目的区块、平面或电路小片的存储器装置。
图4说明根据本发明的一个或一个以上实施例的存储器结构的框图。图4所示的存 储器结构包含寄存器430和设定/重设锁存器435。在一个或一个以上实施例中，寄存器 430和/或设定/重设锁存器435可类似于(例如)图2A所示的寄存器230和/或设定/重 设锁存器235。
如图4所示，寄存器430可包含若干个别寄存器430-1、 430-2、 430-3、 ...、 430-N， 且设定/重设锁存器435可包含若干个别设定/重设锁存器435-1 、435-2、435-3、…、435-N。 在一个或一个以上实施例中，每一个别寄存器可耦合到不同的锁存器。举例来说，如图 4所示，个别寄存器430-1耦合到个别设定/重设锁存器435-1，个别寄存器430-2耦合 到个别设定/重设锁存器435-2，个别寄存器430-3耦合到个别设定/重设锁存器435-3， 且个别寄存器430-N耦合到个别设定/重设锁存器435-N。
在一个或一个以上实施例中，每一个别寄存器430-1、 430-2、 430-3、…、430-N可 包含与存储器单元相关联的数据，例如对应于存储器单元页(例如，图2A所示的页
225-0、 225-1..... 225-N)中存储器单元的状态的电流和/或电压值。每一个别寄存器
中的数据可通过感测操作来获得，如本文所描述。在一个或一个以上实施例中，每一个 别锁存器435-1、 435-2、 435-3、 ...、 435-N可包含已知值，例如对应于擦除(例如，1) 和/或编程(例如，0)状态的已知电压和/或己知电流值。
在一个或一个以上实施例中，寄存器430可经配置以通过将每一个别寄存器430-1、
15430-2、 430-3、 ...、 430-N中的数据与每一个别寄存器耦合到的个别锁存器435-1、 435-2、 435-3、... 、435-N中的已知值进行比较，来确定存储器单元页(例如，页225-0、 225-1 、...、 225-N)中每一存储器单元的状态(例如，擦除和/或未擦除)。举例来说，寄存器430 可经配置以通过将个别寄存器430-1中的数据与个别锁存器435-1中的已知值进行比 较，将个别寄存器430-3中的数据与个别锁存器435-3中的已知值进行比较，且将个别 寄存器430-N中的数据与个别锁存器435-N中的已知值进行比较，来确定存储器单元 页中每一存储器单元的状态。
在一个或一个以上实施例中，每一存储器单元的所确定的状态可用于确定页的状 态，如本文所描述。举例来说，如果确定每一存储器单元处于擦除状态，那么可确定页 具有擦除状况。在一个或一个以上实施例中，如果确定存储器单元的至少一者处于非擦 除状态，那么可确定页具有非擦除状况。在一个或一个以上实施例中，如果确定存储器 单元的超过大部分处于擦除状态，那么可确定页具有擦除状况。在一个或一个以上实施 例中，如果确定存储器单元的超过小部分处于一个或一个以上未擦除状态，那么可确定 页具有未擦除状况。
图5A说明根据本发明的一个或一个以上实施例的用于确定存储器单元页(例如， 图2A所示的页225-0、 225-1、 ...、 225-N)的状况的逻辑电路500。在一个或一个以上 实施例中，电路500可与图2A所示的寄存器230相关联，如本文所描述。
如图5A所示，逻辑电路500包含与(AND)逻辑门550。 AND逻辑门550包含输 入552-1、 552-2、 552-3、 ...、 552-N和输出554。在一个或一个以上实施例中，输入552-1、
552-2、 552-3、 ...、 552-N可表示与存储器单元页(例如，页225-0、 225-1..... 225-N)
中存储器单元的状态相关联的数据。举例来说，输入552-1可表示与页中第一存储器单 元的状态相关联的数据，输入552-2可表示与页中第二存储器单元的状态相关联的数据， 输入552-3可表示与页中第三存储器单元的状态相关联的数据，且输入552-N可表示与 页中第N存储器单元的状态相关联的数据。
在一个或一个以上实施例中，AND逻辑门550可通过对输入执行AND逻辑运算来
确定状态由输入552-1、 552-2、 552-3..... 552-N表示的存储器单元的页的状况。举例
来说，AND逻辑门550可通过对输入执行AND逻辑运算来确定页的状况是擦除还是未 擦除。AND逻辑运算可通过确定页中若干存储器单元的状态是否为特定状态来确定页 的状况。举例来说，AND逻辑运算可通过确定页中若干存储器单元的状态是否为擦除 状态来确定页的状况。如果AND逻辑门550确定若干存储器单元的每一者的状态是擦 除，那么AND逻辑门550可确定页的状况为擦除。或者，如果AND逻辑门550确定若干存储器单元的每一者的状态是未擦除，那么AND逻辑门550可确定页的状况为未 擦除。
在一个或一个以上实施例中，AND逻辑门550可通过对输入执行AND逻辑运算来 确定状态由输入552-1、 552-2、 552-3、 ...、 552-N表示的存储器单元的页的状况是否为 特定状况。举例来说，AND逻辑门550可通过对输入执行AND逻辑运算来确定存储器 单元页的状况是否为擦除状况。如果若干输入的每一者表示擦除状态，那么AND逻辑 门550可通过对输入执行AND逻辑运算来确定页的状况为擦除。或者，如果若干输入 的一者或一者以上表示未擦除状态，那么AND逻辑门550可通过对输入执行AND逻 辑运算来确定页的状况不是擦除状况。
在一个或一个以上实施例中，输出554可表示由AND逻辑门550确定的例如擦除 或未擦除状况。在一个或一个以上实施例中，输出554可表示AND逻辑门550作出的 关于状况是否为特定状况的确定。举例来说，输出554可表示AND逻辑门550作出的 关于状况是否为擦除状况的确定。在一个或一个以上实施例中，输出554可从寄存器 230输出(例如)到I/0电路，如本文所描述。
图5B说明根据本发明的一个或一个以上实施例的用于确定存储器单元页(例如，
图2A所示的页225-0、 225-1..... 225-N)的状况的逻辑电路501。在一个或一个以上
实施例中，电路501可与图2A所示的寄存器230相关联，如本文所描述。
如图5B所示，逻辑电路501包含或(OR)逻辑门555。 OR逻辑门555包含输入 557-1、 557-2、 557-3、、 557-N和输出559。在一个或一个以上实施例中，输入557-1、 557-2、 557-3、 557-N可类似于图5A所示的输入552-1 、 552-2、 552-3、 ...、 552-N。
在一个或一个以上实施例中，OR逻辑门555可通过对输入执行OR逻辑运算来确
定状态由输入557-1 、 557-2、 557-3..... 557-N表示的存储器单元的页的状况。举例来
说，OR逻辑门555可通过对输入执行OR逻辑运算来确定页的状况是擦除还是未擦除。 OR逻辑运算可通过确定页中一个或一个以上存储器单元的至少一者的状态是否为特定 状态来确定页的状况。举例来说，OR逻辑运算可通过确定页中一个或一个以上存储器 单元的至少一者的状态是否为未擦除状态来确定页的状况。如果OR逻辑门555确定一 个或一个以上存储器单元的至少一者的状态是未擦除，那么OR逻辑门555可确定页的 状况为未擦除。或者，如果OR逻辑门555确定一个或一个以上存储器单元中任一者的 状态均不是未擦除，那么OR逻辑门555可确定页的状况为擦除。
在一个或一个以上实施例中，OR逻辑门555可通过对输入执行OR逻辑运算来确
定状态由输入557-1、 557-2、 557-3..... 557-N表示的存储器单元的页的状况是否为特定状况。举例来说，OR逻辑门555可通过对输入执行OR逻辑运算来确定存储器单元 页的状况是否为未擦除状况。如果若干输入的至少一者表示未擦除状态，那么OR逻辑 门555可通过对输入执行OR逻辑运算来确定页的状况为未擦除。或者，如果若干输入 中任一者均不表示未擦除状态，那么OR逻辑门555可通过对输入执行OR逻辑运算来 确定页的状况不是未擦除状况。
在一个或一个以上实施例中，输出559可表示由OR逻辑门555确定的例如擦除或 未擦除状况。在一个或一个以上实施例中，输出559可表示OR逻辑门555作出的关于 状况是否为特定状况的确定。举例来说，输出559可表示OR逻辑门555作出的关于状 况是否为未擦除状况的确定。在一个或一个以上实施例中，输出559可从寄存器230 输出(例如)到I/0电路，如本文所描述。
图6说明根据本发明的一个或一个以上实施例的存储器装置的操作期间各种信号 的时序图600。时序图600包含命令锁存启用(CLE)信号661、芯片启用(CE#)信 号662、写入启用(WE#)信号663、地址锁存启用(ALE)信号664、就绪/忙(R/B#) 信号665、读取启用(RE#)信号666，以及输入/输出(I/Ox)信号667。信号之后的 "#"符号指示所述信号被断言为低(LOW)。
WE弁信号663负责将数据、地址和/或命令时钟输入到存储器装置中。RE射言号666 启用输出数据缓冲器，且负责输出数据。当CLE信号661为高(HIGH)时，命令在 WE^信号663的上升沿锁存到命令寄存器中。当ALE信号664为高时，地址在WE射言 号663的上升沿锁存到地址寄存器中。如果CE^言号662未被断言，那么存储器装置保 持处于待机模式且不响应于任何控制信号。如果存储器装置正忙于进行擦除、编程和/ 或感测操作，那么R/B弁信号665被断言为低。举例来说，在感测操作期间，R/B弁信号 665从678到679 (例如，对于时间tR)为低，如图6所示。
控制电路(例如，图7所示的控制电路770)可通过发布命令循环(例如，CMD 671) 来启始存储器装置操作(例如，擦除、编程和/或感测操作)。如图6所示，通过将命令 放置于I/Ox信号667上、驱动CLE信号661为高且CE弁信号662为低并发布WE# 663 信号时钟来发布CMD671。命令、地址和/或数据可在WE射言号663的上升沿上时钟输 入到存储器装置中。举例来说，在编程操作中，待编程的数据可在WE弁信号663的上 升沿上时钟输入到寄存器(例如，图2A所示的寄存器230)中。如图6所示，命令可 包含若干地址循环(例如，地址循环672)和/或第二命令循环(例如，CMD 673)。
如图6所示，状况命令(例如，STATUS命令674 )可发布于I/Ox信号667上。STATUS 命令674可根据本文描述的一个或一个以上实施例启始用以确定存储器单元页的状况
18的序列。举例来说，STATUS命令可在不将存储器单元的所感测的状态输出到输入/输 出(I/O)电路的情况下响应于所述状况命令而启始包含确定存储器单元页的状况的序 列。STATUS命令674还可根据本文描述的一个或一个以上实施例启始用以确定存储器 单元页的状况是否为特定状况的序列。举例来说，STATUS命令674可根据本发明的一 个或一个以上实施例启始一序列，所述序列包含对阈值设定进行编程；感测存储器单元 页中若干存储器单元的状态；确定感测到特定状态的次数；以及通过在不从耦合到所述
页并与i/o电路通信的寄存器输出所述若干存储器单元的所述感测的状态的情况下确定
感测到所述特定状态的所述次数是否满足所述阈值设定来确定所述页的状况是否为特 定状况。如图6所示，可在感测操作之后(例如，在tR之后)发布STATUS命令674。 然而，本发明的实施例不限于此。
图7是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置720 的电子存储器系统700的功能框图。存储器系统700包含耦合到非易失性存储器装置 720的处理器710，所述非易失性存储器装置720包含非易失性单元的存储器阵列730，
例如图1所示的非易失性单元111-1..... lll-N的存储器阵列100。存储器系统700
可包含单独的集成电路，或处理器710和存储器装置720两者可在同一集成电路上。处 理器710可以是微处理器或某一其它类型的控制电路，例如专用集成电路(ASIC)。
存储器装置720包含非易失性存储器单元的阵列730，所述存储器单元可以是如本 文所描述具有NAND结构的浮动栅极快闪存储器单元。"行"的存储器单元的控制栅极 与字线耦合，而"列"的存储器单元的漏极区耦合到位线，如本文所描述。存储器单元 的源极区耦合到源极线，如本文所描述。如所属领域的一般技术人员将了解，存储器单 元连接到位线和源极线的方式取决于阵列是NAND结构、NOR结构、AND结构还是某 一其它存储器阵列结构。
图7的实施例包含用以锁存提供于穿过I/O电路760的I/O连接762上的地址信号 的地址电路740。地址信号由行解码器744和列解码器746接收并解码以存取存储器阵 列730。鉴于本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器 阵列730的密度和结构，且地址的数目随着存储器单元的数目增加以及存储器区块和阵 列的数目增加而增加。
存储器装置720通过使用感测/缓冲器电路(其在此实施例中可以是读取/锁存电路 750)感测存储器阵列中的电压和/或电流变化而感测存储器阵列730中的数据。读取/ 锁存电路750可读取和锁存来自存储器阵列730的数据页(例如，行)。包含I/O电路 760是用于在I/O连接762上与处理器710进行双向数据通信。包含写入电路755以将
19数据写入到存储器阵列730。
控制电路770解码由控制连接772从处理器710提供的信号。这些信号可包含芯片 信号、写入启用信号和地址锁存信号，其用于控制存储器阵列730上的操作，包含(如 本文所描述)数据感测、数据写入和数据擦除操作。在一个或一个以上实施例中，控制 电路770负责执行来自处理器710的指令以执行根据本发明实施例的操作。控制电路 770可以是状态机、定序器或某一其它类型的控制器。所属领域的技术人员将了解，可 提供额外电路和控制信号，且图7的存储器装置细节已简化以便于说明。
图8是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的存 储器模块800的功能框图。存储器模块800说明为存储器卡，但参考存储器模块800 论述的概念适用于其它类型的可移除或便携式存储器(例如，USB快闪驱动器和/或固 态驱动器)，且希望在如本文所使用的"存储器模块"的范围内。另外，尽管图8中描 绘一个实例形状因数，但这些概念也适用于其它形状因数。
在一个或一个以上实施例中，存储器模块800将包含外壳805 (如所描绘)，其包 围一个或一个以上存储器装置810，但此外壳并非对于所有装置或装置应用均是必需 的。至少一个存储器装置810包含非易失性多级存储器单元的阵列，例如图l所示的非 易失性存储器单元111-1、 ...、 lll-N的阵列lOO。在存在的情况下，外壳805包含用于 与主机装置通信的一个或一个以上接触815。主机装置的实例包含数码相机、数字录音 和重放装置、PDA、个人计算机、存储器卡读取器、接口网络集线器等。对于一个或一 个以上实施例，接触815呈标准化接口的形式。举例来说，在USB快闪驱动器的情况 下，接触815可能呈USB A型插入连接器的形式。对于一个或一个以上实施例，接触 815呈半专有接口的形式，例如可能在由晟盘(SanDisk)公司许可的CompactFlash 存储器卡、由索尼(Sony)公司许可的Memory SticlJM存储器卡、由东芝(Toshiba) 公司许可的SD Secure DigitalTM存储器卡等上发现的半专有接口的形式。然而， 一般来 说，接触815提供用于在存储器模块800与具有用于接触815的兼容接受器的主机之间 传递控制、地址和/或数据信号的接口。
存储器模块800可任选地包含额外电路820，其可以是一个或一个以上集成电路和 /或离散组件。对于一个或一个以上实施例，额外电路820可包含控制电路，例如存储 器控制器，其用于控制多个存储器装置810上的存取和/或用于在外部主机与存储器装 置810之间提供转译层。举例来说，所述若干接触815与到一个或一个以上存储器装置 810的若干连接之间可能不存在一对一的对应关系。因此，存储器控制器可选择性地耦 合存储器装置810的I/O连接(图8中未图示)以在适当时间在适当I/O连接处接收适
20当信号，或在适当时间在适当接触815处提供适当信号。类似地，主机与存储器模块 800之间的通信协议可与用于存储器装置810的存取的通信协议不同。存储器控制器可 接着将从主机接收的命令序列转译成适当命令序列以实现对存储器装置810的所需存 取。此转译除命令序列外可进一步包含信号电压电平的变化。
额外电路820可进一步包含与对存储器装置810的控制无关的功能性，例如可能由 ASIC执行的逻辑功能。并且，额外电路820可包含用以限制对存储器模块800的读取 或写入存取(例如，密码保护、生物统计学等)的电路。额外电路820可包含用以指示 存储器模块800的状况的电路。举例来说，额外电路820可包含用以确定功率是否正供 应到存储器模块800和存储器模块800当前是否正被存取以及用以显示其状况的指示 (例如，当加电时为持续发亮的灯，且当正存取时为闪烁的灯)的功能性。额外电路820 可进一步包含无源装置，例如用以帮助调整存储器模块800内的功率要求的去耦电容
器o
结论
本发明包含用于操作半导体存储器的方法、装置、模块和系统。 一个方法实施例包 含在不使用输入/输出(I/O)电路的情况下确定存储器单元页的状况；以及通过所述I/0 电路输出所述状况。
尽管本文已说明和描述特定实施例，但所属领域的一般技术人员将了解，预计实现 相同结果的配置可代替所展示的特定实施例。本发明希望涵盖本发明的一个或一个以上 实施例的修改或变化，应了解，己以说明性方式而不是限定性方式进行以上描述。所属 领域的技术人员在审阅以上描述后将了解以上实施例与本文未具体描述的其它实施例 的组合。本发明的一个或一个以上实施例的范围包含其中使用以上结构和方法的其它应 用。因此，本发明的一个或一个以上实施例的范围应参考所附权利要求书以及此类权利 要求书被赋予的完全等效物范围来确定。
在以上具体实施方式
中，一些特征在单一实施例中分组在一起以用于使本发明简单 明了。这种揭示方法不应解释为反映本发明所揭示的实施例必须使用比每一权利要求中 明确叙述的多的特征。事实上，如所附权利要求书所反映，本发明主体在于少于所揭示 的单一实施例的所有特征。因此，所附权利要求书在此并入具体实施方式
中，其中每一 权利要求自身作为单独的实施例而成立。
权利要求
1.一种用于操作存储器装置的方法，其包括在不使用输入/输出(I/O)电路的情况下确定存储器单元页的状况；以及通过所述I/O电路输出所述状况。
2. 根据权利要求1所述的方法，其中确定存储器单元页的状况包含通过将所述页中 若干存储器单元的每一者的状态的表示输入到AND逻辑门中来确定所述若干存储器单元的状态是否处于擦除状态。
3. 根据权利要求1所述的方法，其中确定存储器单元页的状况包含通过将所述页中 若干存储器单元的状态的表示输入到OR逻辑门中来确定所述页中至少一个存储 器单元的状态是否处于未擦除状态。
4. 根据权利要求1所述的方法，其中确定存储器单元页的状况包含使用位于耦合到 所述页的寄存器中的电路。
5. 根据权利要求4所述的方法，其中通过所述I/0电路输出所述状况包含将所述状况 从所述寄存器输出到所述1/0电路。
6. —种用于操作存储器装置的方法，其包括感测存储器单元页中若干存储器单元的状态； 确定感测到特定状态的次数；以及通过在不将所述若干存储器单元的所述感测的状态输出到输入/输出(I/O)电路 的情况下确定感测到所述特定状态的所述次数是否满足阈值设定来确定所述页的 状况。
7. 根据权利要求6所述的方法，其中确定所述页的状况包含使用位于耦合到所述页 的寄存器中的电路来确定所述页的所述状况。
8. 根据权利要求7所述的方法，其包含从所述寄存器输出所述页的所述状况。
9. 根据权利要求7所述的方法，其中不从所述寄存器输出所述若干存储器单元的所 述感测的状态。
10. 根据权利要求6所述的方法，其中确定感测到特定状态的次数包含确定感测到擦 除状态的次数。
11. 根据权利要求IO所述的方法，其中确定感测到擦除状态的所述次数是否满足阈值 设定包含确定感测到擦除状态的所述次数是否满足等于所述若干存储器单元的大部分的数目。
12. 根据权利要求6所述的方法，其中确定感测到特定状态的次数包含确定感测到未 擦除状态的次数。
13. 根据权利要求12所述的方法，其中确定感测到未擦除状态的所述次数是否满足阈 值设定包含确定感测到未擦除状态的所述次数是否满足等于所述若干存储器单元 的小部分的数目。
14. 一种存储器装置，其包括存储器单元页；以及耦合到所述页的寄存器，其中所述寄存器包含经配置以执行以下操作的逻辑电路接收若干输入，其中每一输入表示所述页中的存储器单元的状态；以及 基于所述若干输入确定所述页的状况是否为特定状况。
15. 根据权利要求14所述的装置，其中所述逻辑电路包含AND逻辑门； 所述若干输入耦合到所述AND逻辑门；以及所述特定状况是擦除状况。
16. 根据权利要求14所述的装置，其中所述逻辑电路包含OR逻辑门； 所述若干输入耦合到所述OR逻辑门；以及所述特定状况是未擦除状况。
17. 根据权利要求14所述的装置，其中所述装置包含若干锁存器，其中所述锁存器中的一者或一者以上包含已知值；所述寄存器包含若干个别寄存器，其中 所述个别寄存器中的每一者耦合到所述若干锁存器中的一者，其中每一个别寄存器耦合到不同的锁存器；以及每一个别寄存器包含与所述页中的存储器单元相关联的数据，其中所述数据是通过感测操作获得的；以及 .所述寄存器经配置以将每一个别寄存器中的所述数据与每一个别寄存器所耦合 到的所述锁存器中的所述已知值进行比较，以确定每一存储器单元的所述状态。
18. —种存储器装置，其包括-存储器单元页；输入/输出(I/O)电路；耦合到所述页并与所述I/0电路通信的寄存器；以及 控制电路，其经配置以发布启始一序列的命令，所述序列包含对阈值设定进行编程；感测所述页中若干存储器单元的状态；确定感测到特定状态的次数；以及通过在不将所述若干存储器单元的所述感测的状态从所述寄存器输出到所述 I/O电路的情况下确定感测到所述特定状态的所述次数是否满足所述阈值设定 来确定所述页的状况是否为特定状况。
19. 根据权利要求18所述的装置，其中所述特定状态是擦除状态； 所述特定状况是擦除状况；以及所述阈值设定是等于所述页中的所述若干存储器单元的大部分的数目。
20. 根据权利要求18所述的装置，其中所述特定状态是未擦除状态； 所述特定状况是未擦除状况；以及所述阈值设定是等于所述页中的所述若干存储器单元的小部分的数目。
21. —种用于操作存储器装置的方法，其包括启始存储器单元的一个或一个以上页的编程操作；以及在不将所述一个或一个以上页中的所述存储器单元的所感测的状态输出到输入/ 输出(I/O)电路的情况下确定存储器单元的所述一个或一个以上页的状况。
22. 根据权利要求21所述的方法，其包含基于所述一个或一个以上页的所述状况确定 是否将在所述编程操作期间对所述一个或一个以上页进行编程。
23. 根据权利要求21所述的方法，其中确定所述一个或一个以上页的状况包含在所述 编程操作中的中断之后确定所述一个或一个以上页的所述状况。
24. 根据权利要求23所述的方法，其包含基于所述一个或一个以上页的所述状况确定 将在哪一页上重新开始所述编程操作。
25. —种用于操作存储器装置的方法，其包括发布状况命令；以及在不将存储器单元页中的所述存储器单元的所感测的状态输出到输入/输出 (I/O)电路的情况下，响应于所述状况命令而启始用以确定所述存储器单元页的状况的序列。
26. 根据权利要求25所述的方法，其中所述序列包含将所述存储器单元的所感测的状 态输入到位于耦合到所述页的寄存器中的电路中。
27. 根据权利要求25所述的方法，其包含在发布所述状况命令之前确定所述存储器单 元的所述感测的状态。
全文摘要
本发明包含用于操作半导体存储器的方法、装置、模块和系统。一个方法实施例包含在不使用输入/输出(I/O)电路的情况下确定存储器单元页的状况，以及通过所述I/O电路输出所述状况。
文档编号G11C16/06GK101685676SQ20081021146
公开日2010年3月31日 申请日期2008年9月26日 优先权日2008年9月26日
发明者圆 容, 弗兰克·陈, 昭 魏 申请人:美光科技公司