专利名称：存储器中的峰值功率管理机构的制作方法
技术领域：
本公开内容涉及存储器，并且更具体地涉及峰值功率降低。
背景技术：
许多设备包括嵌入式存储器和/或板上存储器。在许多这样的设备中，这些存储器可能占据集成电路管芯的主要部分。相应地，这些存储器可能消耗大量功率。然而，在一些情况中，有问题的可能不是所消耗的平均功率，而是峰值功率，这是因为，电流使用中的电涌或大的峰值可能导致主Vdd电源上的电压跌落。这些电压跌落不仅可能导致存储器的不适当操作，而且可能导致连接到该电源的其它电路的不适当操作。
发明内容
公开了存储器中的用于管理峰值功率的机构的各种实施例。广泛地说，可以预料到存储器存储阵列中的用于管理峰值功率的机构。在包括许多子阵列块的存储器中，通过使对于每个子阵列块的字线信号激活相交错，可能降低与读操作和写操作相关联的峰值电流。具体地，字线单元可以被配置成生成对于每个子阵列块的字线信号，使得一个子阵列块的读字线信号并不与另一个子阵列块的写字线信号同时地从一个逻辑电平转换到另一个逻辑电平。此外，字线单元可以被配置成生成对于每个子阵列块的字线信号，使得给定子阵列块的读字线不与另一子阵列块的读字线信号同时地从一个逻辑电平转换到另一个逻辑电平。在一个实施例中，一种存储器包括存储阵列，所述存储阵列包括多个子阵列块，并且每个子阵列块包括字线驱动单元。每个字线驱动单元可以生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号和不同字线驱动单元的写字线不会同时地从一个逻辑电平转换到另一个逻辑电平。在一种具体实现中，每个字线驱动单元还可以生成读字线信号，使得没有读字线信号同时地从一个逻辑电平转换到另一个逻辑电平。
图1是处理器的方框图。图2是包括用于降低峰值功率的机构的存储器的一部分的一个实施例的方框图。图3是描述图2中的存储器的实施例的操作方面的时序图。图4是描述图2中的存储器的实施例的额外操作方面的时序图。图5是系统的一个实施例的方框图。通过例子的方式在附图中示出了具体实施例，并且将在本文中详细地描述这些具体实施例。然而，应当理解的是，即使在针对特定特征只描述单个实施例的情况下，附图和详细描述也并不是要将权利要求限制于所公开的特定实施例。相反，意图是要覆盖对于从公开内容受益的本领域技术人员显而易见的所有修改、等价形式以及替换。在本公开内容中提供的特征的例子旨在是解释性的而不是限制性的，除非明确另外地陈述。如贯穿本申请使用的，以许可的意义(即，具有……的可能的意思)而不是强制的意义(即，必须的意思)来使用词语“可以”。类似地，词语“包括(include)”、“包括(including)”和“包括(includes)”表示包括但不限于。各个单元、电路或其它组件可以被描述为“被配置成”执行一任务或多个任务。在这样的上下文中，“被配置成”是对结构的宽泛记载，通常表示“具有”在操作期间执行该任务或多个任务的“电路”。这样，即使在单元/电路/组件当前未开启时，单元/电路/组件也可以被配置成执行任务。通常，形成与“被配置成”相对应的结构的电路可以包括硬件电路。类似地，为了便于描述，可以将各种单元/电路/组件描述成执行任务或多个任务。这样的描述应当被解释成包括短语“被配置成”。记载被配置成执行一个或多个任务的单元/电路/组件明确地旨在不援引U.S.C.§ 112第35条第6款来解释该单元/电路/组件。本公开内容的范围包括本文(显式地或隐式地)公开的任何特征或特征组合或者其任意概括，而不管其是否消除了本文所解决的问题中的任何一个或全部。相应地，在该申请(或者要求其优先权的申请)进行期间，可以针对任何特征任何这样的组合来形成新的权利要求。具体地，参考所附权利要求，可以将来自从属权利要求的特征与独立权利要求的特征组合，并且可以以任何适当的方式而不仅仅是所附权利要求中枚举的特定组合方式来组合来自各个独立权利要求的特征。
具体实施例方式现在转到图1，示出了处理器的一个实施例的方框图。处理器10包括耦合到获取控制单元12的指令高速缓存(ICache) 14。该处理器还包括耦合到获取控制单元12以及寄存器组22的解码单元16，寄存器组22进而耦合到执行内核24。执行内核24耦合到接口单元34，接口单元34可以根据需要耦合到处理器10的外部接口。注意，在为了简化的适当情况中，可以只使用数字来提及 具有包括数字和字母的附图标记的组件。
在一个实施例中，获取控制单元12被配置成提供程序计数器地址(PC)，以用于从指令高速缓存14进行获取。指令高速缓存14被配置成向获取控制单元12提供回要被馈送到解码单元16中的(具有PC的)指令。解码单元16通常可以被配置成将这些指令解码成指令操作(op)并将这些解码的op提供给执行内核24。解码单元16还可以将解码的操作数提供给寄存器组22，寄存器组22可以向执行内核24提供操作数。解码单元16还可以被配置成调度每个指令并提供正确的寄存器值以供执行内核24使用。存储器组22还可以从执行内核24接收要被写入到寄存器组22的结果。相应地，寄存器组22通常可以包括可用于存储操作数和结果的任意寄存器集合。因此，可以使用各种存储类型(例如，触发类型存储设备、随机存取存储器(RAM)等)来实现寄存器组22。指令高速缓存14可以包括控制逻辑和存储器阵列。存储器阵列可以用于存储被高速缓存的要被处理器10执行的指令以及相关联的高速缓存标记。指令高速缓存14可以具有任意的容量和结构(例如，直接映射的、组关联的、全关联的等等)。指令高速缓存14可以包括任意的高速缓存行大小。可以预料到处理器10可以实现任何适当的指令集架构(ISA)，例如ARM ，PowerPC 或x86 ISA、其组合等等。在一些实施例中，处理器10可以实现使得一个或多个虚拟地址空间对于执行软件是可见的的地址转换方案。例如，使用一组页表、段或其它虚拟存储转换方案，将虚拟地址空间中的存储器访问转换成与系统可用的实际物理存储器相对应的物理地址空间。在采用地址转换的实施例中，处理器10可以将一组最近和/或频繁使用的虚拟到物理地址转换存储在转换后备缓冲器(TLB)中，例如指令TLB (ITLB) 30。执行内核24可以执行由每个指令指示的各种操作(例如，MOV、ADD、SHIFT、LOAD、STORE等)。在所示的实施例中，执行内核24包括数据高速缓存26，其可以是用于存储要被处理器10处理的数据的高速缓存存储器。与指令高速缓存14类似，数据高速缓存26可以具有任意适当的容量、结构或行大小(例如，直接映射的、集关联的、全关联等)。此外，数据高速缓存26可以在这些细节中的任意一个方面与指令高速缓存14有所不同。与指令高速缓存14 一样，在一些实施例中，可以使用物理地址位来对数据高速缓存26进行部分或完全寻址。相应地，可以以与上面关于ITLB 30所描述的方式类似的方式提供数据TLB (DTLB)32，用以对虚拟到物理地址转换进行高速缓存，以在访问数据高速缓存26中使用。注意，虽然ITLB 30和DTLB 32可以执行类似的功能，但是在各个实施例中，它们可以被实现得不同。例如，它们可以存储不同数量的转换和/或不同的转换信息。 接口单元34通常可以包括用于将处理器10在外部接口上连接到其它设备的电路。外部接口可以包括任何类型的互连(例如，总线、分组等)。如果处理器10与一个或多个其它组件(例如，片上系统配置)集成，则外部接口可以是片上互连。如果处理器10没有与其它组件集成，则外部接口可以在到外部电路的片外互连上。在各个实施例中，处理器10可以实现任意的指令集架构。注意，嵌入在处理器10中的存储器(例如，指令高速缓存14、数据高速缓存26、寄存器组22等)中的每一个可以包括字线驱动电路，用于访问其相应的存储器阵列。如下面结合图2的描述更详细描述的，通过管理字线信号来降低与访问处理器10的嵌入式存储器的存储器阵列相关联的峰值功率是可能的。参考图2，示出了包括降低峰值功率的机构的存储器的一部分的一个实施例的方框图。存储器200包括耦合到控制单元215的阵列201。注意，为了简化起见，已经从附图中省略了多个特征。例如，图2的子阵列块中的每一个可以包括位单元和位线(均未示出)，用于传送以及存储读写数据。在所示的实施例中，阵列201包括若干子阵列块(例如，203a到203h以及205a到207h)。每个子阵列块包括相应的字线驱动单元(例如，205a到205h以及209a到209h)以及用于存储数据的多个位单元(未示出)。此外，在一个实施例中，将子阵列块布置成组。在所示的实施例中，已经对子阵列块进行了布置，使得块203形成一组，而块205形成另一组。此外，在一个实施例中，可以对一组子阵列块(例如，203a-203h或207a_207h)进行读或写，但是两者不能并发进行。换句话说，如果正在对一个组中的子阵列块中的任意一个进行读，那么不可以与该读操作并发地对该组中的任何子阵列块进行写。然而，可以对一个组进行读，同时并发地对另一个组进行写。此外，在一个实施例中，可以对同一组内的不同子阵列块并发地进行读，或者并发地进行写。例如，可以并发地对子阵列块203a和子阵列块203h执行读操作或写操作，但是对子阵列块203a进行读的同时对子阵列块203h进行写将会被禁止。相应地，控制单元215向每组子阵列块提供不同的一组控制信号。具体地，在一个实施例中，控制单元215可以被配置成接收时钟信号(例如，CLK)、地址信息(例如，ADDR)以及读/写信号(例如R/W)。控制单元215可以向不同的组提供两个不同的时钟信号(例如，CLKO和CLK1)。例如，向左侧的组(例如，子阵列块203a-203h)提供CLKO信号，而向右侧的组(例如，子阵列块207a-207h)提供CLKl信号。控制单元215还可以将ADDR信息解码成一个或都个芯片选择(例如，CS)，所述一个或多个芯片选择可以选择将访问子阵列块中的哪个。可以对R/W信号进行解码，以根据该信号是读访问还是写访问来生成读使能或写使能。在一个实施例中，在每个字线单元205和207内可以将CLKO和CLKl信号与Wr_en和Rd_en信号组合，以分别生成写字线信号和读字线信号，以访问子阵列块中的位单元(未示出)。在一个实施例中，为了降低峰值电流，并从而降低在存储器访问期间消耗的峰值功率，可以使对于子阵列块的并发读和写交错，使得字线信号的边缘在时间上不对齐。相应地，如图3中所示的，读字线和写字线是交错的。转到图3，示出了描述图2中的存储器的实施例的操作方面的时序图。图3的时序图包括时钟信号(例如，CLK (0，1))，其可以与图2中的CLKO和/或CLKl信号相对应。此夕卜，时序图可以包括读字线信号(例如，Rd WL)和写字线信号(例如，Wr WL)。在所示的实施例中，Rd WL和Wr WL都可以由CLK0，I信号的前边缘发起，这发生在时刻t0，并由波浪箭头指示。此外，WrWL的下降边缘也是由CLK0，I信号的下降边缘发起的，这也由波浪箭头指示。相应地，Wr WL持续时间是依赖于频率的。然而，如所示的，RdWL的下降边缘并不是由CLK0，I信号的下降边缘发起的。相反，在一个实施例中，Rd WL的在时刻t3的下降边缘可以基于Rd WL的上升边缘之后的某个预定时间量(由At表示)。因而，Rd WL持续时间是独立于频率的。如图3中所示的，Rd WL的上升边缘在时刻&开始，该时刻可以与CLK0，I信号的上升边缘之后的一个较小的延迟相对应。相对照地，Wr WL的上升边缘在时刻t2开始,这是比Rd WL延迟长得多的延迟，这是因为与读操作相比，写操作快速发生。在所示的实施例中，Rd WL的下降边缘可以是可调整的，如由虚线所指示的，这取决于多个因素，例如传感放大器类型、位线电容、工作电压等。更具体地，在各个实施例中，可以使用各种时序电路中的任何一个来确定Rd WL的下降边缘将在何时开始。例如，可以将字线终止电路或某种其它类型的时序电路用作定时器电路。此外，在一个实施例中，可以使用门延迟在图2的WL单元内实现与Rd WL和Wr WL相关联的延迟。例如，在每个WL单元205和209中，诸如反相器、缓冲器等之类的一个或多个逻辑门可以被菊花式链接，以为相应的字线信号提供适当的延迟。在一个实施例中，在每个WL单元205和209处可以内在地延迟CLKO和CLKl信号，而在其它实施例中，可以延迟Rd_en 或 ffr_en。如上面提到的并在下面进一步描述的，每个Rd WL和每个WrWL还可以相对于每个其它WL单元而被交错。在一个实施例中，前边缘或上升边缘可以被交错，而在另一个实施例中，后边缘可以被交错，并且在又一其它实施例中，前边缘和后边缘两者都可以被交错。在图4中示出了描绘这种交错的字线布置的示例性时序图。参考图4，示出了描绘图2中的存储器的实施例的另外操作方面的时序图。与图3中所示的时序图类似，图4中的时序图也示出了时钟信号(例如，CLK (0，1))，其可以与图2中的CLKO和/或CLKl信号相对应。然而，与图3相对照，图4的时序图包括多个读字线信号(例如，Rd Wla-Wlh)以及多个写字线信号(例如，WrWla-WLh),它们可以表示图2中的WL单元205和209所提供的字线信号。如图4中所示的，全部Rd WL信号的前边缘以及全部Wr WL信号的前边缘都是由时刻tQ处发生的CLK (0，1)信号触发的。此外，在一个实施例中，Rd WL信号前边缘中的每一个相对于彼此而被交错，使得Rd WL前边缘中没有任何前边缘被对齐。例如，在时刻^发起Rd WLa，并且在时刻t2发起Rd WLb，以此类推。类似地，Wr WL信号前边缘中的每一个相对于彼此而被交错，使得WrWL前边缘中没有任何前边缘被对齐。例如，在时刻t3发起WrWla,并且在时刻t4发起Wr WLb,以此类推。此外，与上面结合图3的描述而描述的下降边缘类似，Wr Wla-WLh的下降边缘也是由CLK0，I信号的下降边缘发起的，并且RdWLa-WLh的下降边缘(如在时刻t5所示的下降边缘)可以如虚线所指示的那样以及基于Rd WL的上升边缘之后的某个预定时间量(如&所指示的)来调节。转到图5，示出了系统的一个实施例的方框图。系统500包括耦合到一个或多个外围设备507和外部系统存储器505的集成电路510的至少一个实例。系统500还包括电源501，其可以向集成电路510提供一个或多个电源电压以及向存储器505和/或外围设备507提供一个或多个电源电压。在一个实施例中，集成电路510可以是片上系统(S0C)，其包括诸如图1中的处理器10之类的处理器的一个或多个实例以及各种其它电路，例如存储控制器、视频和/或音频处理电路、耦合到片外外围设备的片上外围设备和/或外围设备接口，等等。相应地，集成电路510可以包括诸如图2中的存储器200之类的嵌入式存储器的一个或多个实例。因而，包括存储器200的实施例还可以包括使读字线信号和写字线信号交错的WL单元，如上面结合图2到图4的描述而描述的。外围设备507可以 包括任意期望的电路，这取决于系统的类型。例如，在一个实施例中，系统500可以包括在移动设备(例如，个人数字助理(PDA)、智能电话等)中，并且外围设备507可以包括用于各种无线通信的设备，例如WiF1、蓝牙、蜂窝、全球定位系统等。外围设备507还可以包括额外的存储设备，包括各种RAM存储设备、固态存储设备或磁盘存储设备。这样，外围设备507还可以包括RAM，其包括上面描述的WL单元。外围设备507可以包括用户接口设备，例如包括触摸显示屏或多点触摸显示屏在内的显示屏，键盘或其它输入设备、麦克风、扬声器等。在其它实施例中，系统500可以包括在任意类型的计算系统(例如，台式个人计算机、膝上型计算机、工作站、上网设备等)中。外部系统存储器505可以表示任意类型的存储器。例如，外部存储器505可以处于DRAM族，例如同步DRAM (30狀10、双倍数据速率(001 、001 2、001 3等)或者其任意低功率版本。然而，外部存储器505还可以用SDRAM、静态RAM (SRAM)或其它类型的RAM等来实现。相应地，外部系统存储器505还可以包括上面结合图2到图4的描述而描述的WL单元。虽然已经相当详细地描述了以上实施例，但是对于本领域技术人员来说，一旦充分地理解了上面的公开内容，各种变化和修改都将变得显而易见。以下权利要求旨在被解释成涵盖所有这些变化和修改。
权利要求
1.一种存储器(200)，包括: 存储阵列(201)，其包括多个子阵列块(203、207)； 其中，所述子阵列块中的每一个包括字线驱动单元(205、209)，所述字线驱动单元(205、209)被配置成生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号和不同字线驱动单元的写字线不会同时从一个逻辑电平转换到另一个逻辑电平。
2.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述读字线信号，使得没有读字线信号同时从一个逻辑电平转换到另一个逻辑电平。
3.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述写字线信号，使得没有写字线 信号同时从一个逻辑电平转换到另一个逻辑电平。
4.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述读字线信号和所述写字线信号，使得给定字线驱动单元的读字线信号的上升边缘和所述不同字线驱动单元的写字线信号的上升边缘不会同时从一个逻辑电平转换到另一个逻辑电平。
5.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述读字线信号和所述写字线信号，使得给定字线驱动单元的读字线信号的下降边缘和所述不同字线驱动单元的写字线信号的下降边缘不会同时从一个逻辑电平转换到另一个逻辑电平。
6.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成使得所述读字线信号的下降边缘在预定时间量之后进行转换。
7.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成使得所述写字线信号的下降边缘响应于时钟信号的下降边缘进行转换。
8.一种系统(500),包括: 存储器(200);以及 耦合到所述存储器的一个或多个处理器(10)，其中，所述一个或多个处理器中的至少一个包括嵌入式存储器(14、22、26)； 其中，所述嵌入式存储器包括: 存储阵列(201 )，其包括多个子阵列块(203、207 )； 其中，所述子阵列块中的每一个包括字线驱动单元(205、209)，所述字线驱动单元(205、209)被配置成生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号不会与不同字线驱动单元的写字线同时地从一个逻辑电平转换到另一个逻辑电平。
9.按权利要求8所述的系统，其中，每个字线驱动单元还被配置成生成所述读字线信号和所述写字线信号，使得给定字线驱动单元的读字线信号的上升边缘不会与所述不同字线驱动单元的写字线信号的上升边缘同时地从一个逻辑电平转换到另一个逻辑电平。
10.按权利要求8所述的系统，其中，每个字线驱动单元还被配置成使得所述读字线信号的下降边缘在预定时间量之后进行转换。
11.按权利要求8所述的系统，其中，每个字线驱动单元还被配置成生成所述读字线信号和所述写字线信号，使得给定字线驱动单元的读字线信号的下降边缘不会与所述不同字线驱动单元的写字线信号的下降边缘同时地从一个逻辑电平转换到另一个逻辑电平。
12.按权利要求8所述的系统，其中，每个字线驱动单元还被配置成使得所述写字线信号的下降边缘响应于时钟信号的下降边缘进行转换。
13.一种移动通信设备，包括: 存储器(505);以及 耦合到所述存储器的处理器(10)，其中，所述处理器包括嵌入式存储器(14、22、26)，所述嵌入式存储器包括: 存储阵列(201)，其包括多个子阵列块(203、207)； 其中，所述子阵列块中的每一个包括字线驱动单元(205、209)，所述字线驱动单元(205、209)被配置成生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号不会与不同字线驱动单元的写字线同时地从一个逻辑电平转换到另一个逻辑电平。
14.按权利要求13所述的移动通信设备，其中，每个字线驱动单元还被配置成生成所述读字线信号，使得给定字线驱动单元的读字线信号的上升边缘不会与任何其它字线驱动单元的读字线信号的上升边缘同时地从一个逻辑电平转换到另一个逻辑电平。
15.按权利要求13所述的移动通信设备，其中，每个字线驱动单元还被配置成生成所述写字线信号，使得给定字线驱动单元的写字线信号的上升边缘不会与任何其它字线驱动单元的写字线信号的上升边缘同时地从一个逻辑电平转换到另一个逻辑电平。
16.按权利要求13所述的移动通信设备，其中，每个字线驱动单元还被配置成使得所述写字线信号的下降边缘响应于时钟信号的下降边缘进行转换，并且使得所述读字线信号的下降边缘在预定时间量之 后进行转换。
全文摘要
本发明公开了存储器中的峰值功率管理机构。一种用于在包括子阵列块的存储器存储阵列中管理峰值功率的机制可以通过使对于每个子阵列块的字线信号激活交错来降低与读写操作相关联的峰值电流。具体地，每个子阵列块中的字线单元可以生成对于每个子阵列块的字线信号，使得一个子阵列块的读字线信号不会与另一子阵列块的写字线同时地从一个逻辑电平转换到另一个逻辑电平。此外，字线单元可以生成对于每个子阵列块的字线信号，使得给定子阵列块的读字线不会与另一子阵列块的读字线信号同时地从一个逻辑电平转换到另一个逻辑电平。
文档编号G11C7/24GK103093802SQ20121039040
公开日2013年5月8日 申请日期2012年10月16日 优先权日2011年11月1日
发明者E·M·麦库姆斯 申请人:苹果公司