专利名称：能够脉冲同时写数据的双处理器设备的制作方法
技术领域：
本发明涉及高速通信系统的双处理器设备，特别涉及控制两个处理器的动态存储器的设备，以这种方式，动态存储器可在脉冲周期内执行同时写数据。
虽然允许从两个处理器的存储器中的任一个的读写数据的操作是顺序或同时产生的，如所要求的一样，为了实现此双化，两个处理器的存储器的数据应互相一致。为此，需要好的同步。顺序同步的例子是在预定的时间长度内重复产生工作状态的存储器中的数据到备用状态的存储器中。因此，需要应用软件允许工作方控制部分复制工作方数据到备用方。同时同步的例子是允许工作方存储器的数据和备用方存储器通过硬件同时实时处理。下文中，用同步或同时指后面的情况。
至今，因为执行单写来同时记录数据到工作方和备用方，不仅数据同步(工作方和备用方存储器数据一致)需要许多时间而且依赖存储器容量相应的系统开销时间也增加。
此外，虽然各种高性能的处理器已用于高速通信网实施例，通过双化数据同步性能与这些处理器的性能相比是相对降低的，因此数据可靠性仍有问题。
现有技术存在的诸多问题之一是如果数据量很大，则需要相当多的时间。此外，写周期双化时，与不双化情况相比物理时间性能产生约30％的下降，如果在超高速通信网或需要高性能的设备中使用这样的写周期功能，在性能方面可能产生严重的问题。
本发明的另一个目的是加强可靠性，和改进关于用于很高速通信网的路由处理器控制器、或双化用于各种通信网的主控制器的数据通信控制的指令的性能。
本发明的另一个目的是提供与中用双化处理器控制通信系统的设备，因此数据可以在脉冲周期内同时记录到每一处理器的动态存储器，并对实现和制造可能是容易和不贵的。
为了实现上述的和其它目标，提供包含两个处理器的通信系统，其中一个处于工作模式时另一个处于备用模式，处于备用模式的处理器的运作依赖于处于工作模式的处理器的控制。
处于工作模式的处理器的中央处理单元产生双请求的信号并提供脉冲周期，此脉冲周期允许由一个行地址选通信号和n列地址选通信号连续的记录n个数据块，因此，在脉冲周期期间的处理器内的动态存储器存储n个数据块，并传输存储的数据和对应的地址到每次执行存储时处于备用模式的处理器。
如果从工作模式的处理器接收双请求信号和脉冲信号，备用模式处理器的中央处理单元识别同时写的脉冲周期起点，根据从工作模式处理器接收的地址，存储从相应位置的工作模式的处理器接收的数据，两个处理器能在脉冲周期内同时写数据。
图3显示根据本发明实施例的通信系统双处理器设备的结构；图4说明根据本发明实施例的基于脉冲周期在双动态存储器的存储模块同时写的实现过程的时序图；图5是本发明实施例动态存储器的状态转换图。
所示的双结构分成工作方和备用方，工作方和备用方的部件是互相一致的。然而，在图中每一部件的参考号添‘A’或‘B’以容易掌握此部件包含在哪一方，工作方或备用方。为了方便，假设在左边的第一处理器处于工作模式，右边的第二处理器处于备用模式。两个处理器各自包括大容量的动态随机访问存储器(DRAM)，处于工作模式的处理器可连续或随机地同时访问两个DRAM。
参考记号PA，WE，BYTEN，和PD分别是‘处理器地址’，‘writeenable’，‘byte enable’，‘processor data’的缩写。由这些参考记号指定的信号通过缓冲器和在工作方和备用方间转换处理，只用不同的参考记号来分类过程。BYTEN是相应于DRAM存储模块的每一字节大小的能信号和选择读写数据访问周期的信号。
CPU10A、10B根据工作模式或备用模式分别控制相应的处理器的全部运作。运作包括产生地址，或对存储器读写各种数据。DRAM控制器20A、20B产生控制DRAM存储器模块30A、30B的信号DRAS(10)，DCAS(30)和MWE，产生行/列多元的地址MUX_A(100)。DRAS是DRAM行地址选通的缩写，MWE是存储器写的缩写，MUX_A是多路复用地址的缩写。第一地址缓冲器11A、11B和第一数据缓冲器12A、12B传递产生的地址和数据。第二地址缓冲器13A、13B和第二数据缓冲器14A、14B分别与第一地址缓冲器11A、11B和第一数据缓冲器12A、12B连接，安全和准确的传递双控制信号/地址和双DRAM数据到计数器端(工作方或备用方)。DRAS存储器模块30A、30B是由DRAS控制部分20A、20B控制数据存储的存储介质。
处于工作模式的处理器同时把数据记录到自己的DRAM存储器模块30A和处于备用模式的处理器30B，因此处于工作模式的处理器和处于备用模式的处理器可维持同样的数据，此过程解释如下。
处于工作模式的处理器CPU10A产生要存储的数据和相应的地址。第一地址缓冲器单元11A向DRAM控制部分20A和第二地址缓冲器13A缓冲和传递地址。此外，第一数据缓冲器12A向DRAS存储器模块30A和第二数据缓冲器缓冲和传递数据。结果，DRAS存储器模块30A把传递的数据存储到传递的地址中。同样的数据按序存储到处于备用模式处理器的DRAM存储器模块30B，第二数据缓冲器14A缓冲从第一数据缓冲器12A传递的数据并把它传递到处于备用模式的处理器。此外，第二地址缓冲器13A缓冲从第一地址缓冲器11A传递的数据并把它传递到处于备用模式的处理器。
此时，处于备用模式的处理器的第二地址缓冲器13B缓冲从处于工作模式的处理器的第二地址缓冲器13A传递的地址并把它传递到DRAS控制部分20B和第一地址缓冲器11B。第二数据缓冲器14A缓冲从处于工作模式的处理器的第二数据缓冲器传递的数据并把它传递到DRAS存储器模块30B和第一数据缓冲器12B。结果，从处于工作模式的处理器传递的数据以传递的地址的位置存储到DRAS存储器模块30B。
图2是基于单个周期在常规的双动态存储器存储模块同时写的实现过程的时序图。
这里，单个周期指，数据同时存储到工作方DRAM存储器模块30A和备用方的存储器模块30B时，由一个RAS(行地址选通)信号和一个CAS(列地址选通)信号完成写一个数据块(最大为4字节)。
下面，参考工作方时序40-47与备用方时序50-55的关系，描述工作方DRAM存储器模块30A和备用方的存储器模块30B同时写的实施例过程。
CPU10A根据工作总线时钟产生记录的数据。CPU10A也产生双存储信号DUP_DRAM41，由于此产生的信号，也产生了与工作总线时钟40同步的双周期信号DUP_CYC42和存储选择信号DRAM_SEL_43。用同步信号，启动工作方DRAM状态转换44，以产生DRAS45，DCAS46和MWE47。结果，MWE47维持低状态时数据存储在DRAM存储器模块。双周期信号DUP_CYC42是在DRAM控制部分20A中产生的信号，用此信号，形成DRAS45，DCAS46。
此时，如果接收工作方双周期信号DU_CYC42，备用方与备用总线时钟50同步，并且，开始备用方DRAM状态转换51的状态转换。根据此状态转换51，产生DRS52，DCAS53和MWE54。因此，MWE54维持低状态时从工作方提供的数据存储到备用方DRAM存储器模块30B。
图中所示的数据60指由工作方和备用方通过上述过程同时写数据。
数据存储到备用方DRAM存储器模块30B后，DRAS控制部分20产生双响应信号DUP_ACK55。如果工作方CPU10A接收双响应信号DUP_ACK55，工作方CPU10A结束同时写周期。因此双同时写周期完全结束。
然而，在图1中，如果CPU10A产生数据并开始同时写，因为DRAM控制部分20A只提供写周期，通过第一地址/数据缓冲器11A或11B，12A或12B和第二地址/数据缓冲器13A或13B，14A或14B最多传递4个字节，问题是如果数据量很大，则需要相当多的时间。此外，写周期双化时，与不双化情况相比物理时间性能产生约30％的下降，如果在超高速通信网或需要高性能的设备中使用这样的写周期功能，在性能方面可能产生严重的问题。
下文中，参考
本发明的实施例。
图3显示本发明实施例的通信系统双处理器设备的结构。
作为例子，联系以上假设为工作方的第一处理器说明双结构。
CPU100A根据工作模式控制处理器的全部运作。运作包括产生地址，在存储器中读写数据。此外，根据本发明，CPU100A支持脉冲写操作。高速缓冲存储器130A(CPU100B为130B)改进了由于外部存储器周期CPU100A的性能下降还支持脉冲周期。总线和DRAM控制部分110A不仅负责CPU100A的外围总线控制，还产生DRAM存储器模块120A控制信号DRAS(01)，DCAS，(03)，MWE，多元地址发生信号MUX-A(100)，双请求信号DUP_REQ_IN，DUP_REQ_OUT，双重响应信号DUP_ACK_IN，DUP_ACK_OUT，控制信号BYTEN(03)，WE，TBST(Transfer Burst)，双地址MA(252)，双数据MD(031)。控制缓冲器111A缓冲控制信号BYTEN(03)，WE，TBST并把它们输出为双重控制信号M_BYTEN(03)，M_WE，M_TBST。地址缓冲器112A缓冲地址信号MA(252)并把它输出为双重地址信号D_MA(252)。数据缓冲器113A缓冲数据信号MD(031)并把它输出为双重数据信号D_MD(031)。双请求/响应(请求和响应)缓冲器114A是转换双请求信号DUP_REQ_IN/OUT(输入和输出)和双重响应信号DUP_ACK_IN/OUT(输入和输出)的装置。第二缓冲器115A，第二地址缓冲器116A和第二数据缓冲器117A各自有直接转换双控制信号，双地址，双数据到备用方总线的装置。
这里，‘脉冲周期’指从DRAM存储器模块读数据或存储数据时，由一个RAS(Row Address Strobe)信号和四个CAS(Column Address Strobe)信号允许连续处理(读/写)4个数据块(最大为16字节)的时间。‘同时写周期‘指在工作方和备用方DRAM存储器模块30A，30B写数据用的时间。
图4是根据本发明实施例的在双DRAM存储模块同时写的实现过程的时序图。
显示在图中的状态分为工作方时序200-280和备用方时序300-350。
首先，工作方信号定义如下。
为了开始双化在CPU100A对总线控制和DRAM控制部分110A传递地址和数据后，双DRAM信号，DUP_DRAM210是由逻辑产生的信号。
双周期信号，DUP_CYC220是由工作DUP_DRAM信号210形成的信号用以产生双周期。
存储选择信号，DRAM_SEL_230是在脉冲周期中形成控制工作方缓冲器的信号。
TBST(240)是由CPU100A产生的信号，使得在总线和DRAM控制部分110A中识别双脉冲DRAM同时写周期成为可能，因此执行状态转换。
连续的状态转换250指在总线和DRAM控制部分110A中产生的状态转换。如下面要描述的图5右边所示。
DRAS260，DCAS270，和MWE280是根据状态转换250在工作方DRAM存储模块120A写数据的工作方DRAM模块选择和控制信号。
备用方信号定义如下。
连续的状态转换310指在总线和DRAM控制部分110B中产生的状态转换。如下面要描述的图5左边所示。
DRAS320，DCAS330，和MWE340是根据状态转换310在备用方DRAM存储模块120A写备用方数据的备用方DRAM模块选择和控制信号。
DUP_ACK_350是关于双请求和响应的信号。如果为了同时执行DRAM写数据，DUP_REQ_OUT信号通过双重请求和响应缓冲器114A从工作方向备用方发送，通过备用方双请求和响应缓冲器114A的信号(为了区分方便，称为DUP_REQ_IN)发送到备用方总线和DRAM控制部分110B。此信号产生如图5左边所示的DUP_MASTER信号，下面要说明，得到关于双脉冲周期DUAL0(1300)的识别。识别的结果为，DUP_ACK_OUT信号是对双DRAM脉冲同时写周期的响应信号，通过双请求和响应缓冲器114B发送给工作方，通过工作方双请求和响应缓冲器114A的信号(为了区分方便，称为DUP_ACK_IN)传递到工作方总线和DRAM控制部分110A。
根据图5显示的状态转换图左边的状态转换，下面要说明，只在备用方总线和DRAM控制部分110B产生DUP_ACK350。第一和第二高状态分别由图5的DUAL2(1320)和STB_BST2(1420)产生，第三和第四高状态也由STB_BST2(1420)产生，如果在状态STB_BST1(1410)的XTBST_OUT转为‘1’，则产生第五高状态。
第五高状态说明如下。
图5的左图说明如下，如果备用方脉冲周期结束，则产生XTBST_OUT信号。备用方状态转换开始时，即，如果备用方XTBST＝‘1’，识别备用方脉冲周期的起始，并开始XTBST信号(备用方脉冲周期)的记数，如果脉冲周期结束，则产生XTBST OUT信号。在状态STB_BST1(1410)，监测XTBST_OUT信号，如果XTBST_OUT＝‘1’，为了指出备用方脉冲周期已结束，第五高状态形成。
使用如上定义的信号基于脉冲周期的DRAM存储模块同时写的实现过程说明如下。
如果CPU100A根据工作方总线时钟200的同步产生数据，工作方双DRAM信号DUP_DRAM210，双脉冲信号DUP_CYC220，存储选择信号DRAM_SEL230，和脉冲产生信号TBST240与总线时钟200同步产生。随着信号的产生，工作方DRAM状态转换250开始，产生DRAS信号260，DCAS信号270和MWE信号280并存储在DRAM存储模块120A。
比较上述图2的工作方MWE信号47与图4的MWE信号280的触发时间，它们分别是一倍和四倍。这是因为本发明实施例中执行脉冲写(如四倍)而在常规情况下执行单写。
此时，如果接收到工作方双周期信号DUP_CYC220和TBST240，备用方启动备用方DRAM状态转换310与总线时钟300同步。根据状态转换310，产生备用方DRAM信号320，DCAS信号330和MWE信号340，与工作方相同的数据存储在备用方DRAM存储模块120B。
这里，因为脉冲(连续)同时写周期应为能，根据工作方DCAS信号270产生连续偏移地址是重要的。为此，根据图中所示的参考时间，脉冲周期的双响应信号DUP_ACK350从备用方重复提供五次。备用方双响应信号DUP_ACK350用作产生工作方DCAS信号270的连续偏移信号至四次，并在第五和最后时间用作结束工作方脉冲周期同时写。
在工作状态转换250的‘DN0’中DN是DRAM正常周期的缩写。此外，同样的脉冲周期重复两次来调整整个周期。在备用方状态转换310的‘DU0’中DU是双周期的缩写。工作方和备用方状态转换250，310中，参考记号PR指预充电时间。
本发明的实施例图5是DRAM控制部分的状态转换图。
用第一第二处理器双化的通信系统中，每一处理器的动态控制部分根据存在的情况执行如图所示的部分状态转换。换言之，如图所示的状态转换在每一个处理器发生，依条件而改变，如工作/备用，单个/脉冲，单写/同时写。
例如，如果用第一处理器执行自己的DRAM和处于备用的第二处理器的DRAM的同时写，参考等待状态1000，在右边的第一处理器发生状态转换，并在左边第二处理器发生状态转换。
参考等待状态1000，左边指在备用单个DRAM同时周期或备用双脉冲DRAM同时写周期情况下发生在动态存储器的状态转换形态。然而，右边指在备用单个DRAM读/写周期，工作脉冲DRAM同时写周期，工作双单个DRAM同时写周期或工作双单个DRAM读周期情况下发生在动态存储器的状态转换形态。
上面的状态涉及到前述的图4状态NORM0(1100)相应于图4的工作方状态转换250。状态NORM1(1110)相应于DN1，NORM2(1120)相应于DN2。
状态ACT_BST0(1200)相应于工作方状态转换250的BS0，STB指备用和ACT装置工作。ACT_BST1(1210)相应于ACT_BST2(1220)的BS2。
状态PRCH1(1510)相应于工作方状态转换250的第一个PR。PRCH2(1520)相应于第二个PR，PRCH3(1530)相应于第三个PR。
状态DUAL0(1300)相应于图4备用方状态转换310的DU0，DUAL1(1310)和DUAL2(1320)分别相应于DU1和DU2。
状态STB_BST0(1400)相应于图4备用方状态转换310的BS0。STB_BST1(1410)和STB_BST2(1420)分别相应于BS1和BS2。
状态PRCH3(1530)相应于备用方状态转换310的PR。
图5分为左图和右图，先说明右图的信号。
RFSH是产生DRAM周期性刷新的信号。FLSH＝‘1’指可以刷新。工作方和备用方周期性的执行此循环。
如果第一CPU100A给总线和DRAM控制部分110A内传递地址和数据信号开始双化，DUP_DRAM＝‘1’是由逻辑产生的信号。
TBST＝‘1’产生为工作方第一CPU100A开始脉冲周期的记号的信号。另一方面，TBST＝‘0’指非脉冲周期。
PWR＝‘1’产生为工作方第一CPU100A开始在DRAM存储器模块120A，120B写数据的记号的信号。另一方面，，PWR＝‘0’指数据已读。
如果图3的DUP_ACK_OUT信号由不工作的DUP_ACK350产生，然后进入总线和DRAM控制部分110B内，DUP_ACK＝‘1’适合于识别为图5右边的工作方DUP_ACK信号。
在工作方状态转换开始时即，CPU_DRAM＝‘1’和TBST＝‘1’时，DUP_ACK_OUT＝‘1’识别工作方脉冲周期已开始非双输出而是单个，并开始计数TBST信号(工作方脉冲周期)。当脉冲周期结束时，计数器计数工作方脉冲周期数并产生CPU_TBST_OUT信号。此时，检测DUPTBST_OUT信号，如果DUP_TBST_OUT是‘1’，这是工作方单个(非双)脉冲周期结束的标记。
在工作方状态转换开始时，即，DUP_DRAM＝‘1’和TBST＝‘1’时，CPU_TBST_OUT＝‘1’指工作方脉冲周期已开始双化。此时，开始计数TBST信号(工作方脉冲周期)。如果工作方脉冲周期数计数时脉冲周期结束，产生CPU_TBST_OUT信号。在状态ACT_BST1(1210)，检测DUP_TBST_OUT信号，如果是‘1’，这认作是工作方双脉冲周期已结束的标记。
在左边图的信号DUP_MASTER是备用方双周期enable信号。特别是，DUP_REO_IN信号传递给图3的备用方双请求和响应缓冲器114B时，产生的备用方双周期enable信号DUP_MASTER＝‘1’输入给总线和DRAM控制部分110B。
左图和右图的关系如下。
左图相应于备用方单个DRAM同时写周期或备用方双脉冲DRAM同时写周期。右图相应于工作方脉冲DRAM同时写周期，工作方脉冲DRAM读周期，工作方双单个同时写周期，工作方双单个DRAM读周期，或备用方单个DRAM读/写(访问)周期。
右图是在‘工作方脉冲DRAM同时写周期’的状态转换时，左图指‘备用方双脉冲DRAM同时写周期’的状态转换。
右图状态转换的例子 左图状态转换的例子 右图处于“工作方双脉冲DRAM读周期”的状态转换时，在左图的备用状态不发生。只在右边产生双脉冲DRAM读周期。
右图处于“工作方单个DRAM同时写周期”的状态转换时，左图是“备用方双单个同时写周期”的状态转换。
右图处于“工作方双单个DRAM读周期”的状态转换时，左图的备用状态不发生。只产生右边的双单个DRAM读周期。
右图处于“备用方单个DRAM读/写(访问)周期”的状态转换时，在左图不发生由(CPU_DRAM＝‘1’)的备用状态。只产生右边的备用单个DRAM读/写(访问)周期。
根据本发明的实施例，使用脉冲周期时，每一周期记录16(4字节×4)个字节时，单个周期一次最多记录4字节。比较图2和4说明的时间长度，脉冲周期不需要长于4倍单个周期所需要时间。例如，如果单个周期记录4字节需要时间12T(T是单位时间)，记录16字节需要时间48T。然而，脉冲写记录16字节需要时间20T。因此，性能提高2.4倍(48T/20T＝2.4)。
如上解释，本发明加强了可靠性并改善了有关用于超高速通信网的常规处理器控制器或双化用于各种通信网的主控制器的数据通信控制要求的性能。
本发明已经参考实施例进行了描述，本领域技术人员应当理解，在不背离权利要求定义的本发明的范围和精神内，可以做出各种形式和细节的改变。
权利要求
1.一种在通信系统中能够利用脉冲同时写数据的双处理器设备，包括两个处理器，其中一个处理器处于工作模式而另一个处理器处于备用模式，处于备用模式的处理器依据处于工作模式的处理器的控制运行；处于工作模式的处理器的中央处理单元产生脉冲请求信号并提供允许用一个行地址选通信号和n列地址选通信号连续记录n个数据块的脉冲周期，以适应在脉冲周期内在处于工作模式的处理器内n个数据块在动态存储器的存储，并把存储的数据和相应的地址发送到每次执行存储时处于备用模式的处理器；从处于工作模式的处理器接收双请求信号和脉冲信号时，处于备用模式的处理器的中央处理单元识别同时写的脉冲周期起点，并根据从工作模式处理器接收的地址，存储从相应位置的工作模式的处理器接收的数据。
2.根据权利要求1所述的双处理器设备，其特征在于在处于备用模式的处理器每次存储数据时，在处于备用模式的处理器中总线和动态存储器控制部分产生响应信号并对处于工作模式的处理器发送响应信号。
3.根据权利要求1所述的双处理器设备，其特征在于每一处理器包括识别模式和产生相应控制信号的中央处理单元；动态存储器的存储模块存储数据；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；第一控制缓冲器，缓冲从总线和动态存储器控制部分产生的控制信号；第一地址缓冲器，缓冲从总线和动态存储器控制部分产生的地址；第一数据缓冲器，缓冲从总线和动态存储器控制部分产生的数据；第二控制缓冲器，缓冲从第一控制缓冲器输出的控制信号，并把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；第二数据缓冲器，缓冲从第一数据缓冲器输出的数据，并把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到总线和动态存储器控制部分；双请求和响应缓冲器，在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
4.根据权利要求1所述的双处理器设备，其特征在于包括根据工作方列地址选通连续产生偏移地址。
5.根据权利要求1所述的双处理器设备，其特征在于每一处理器包括中央处理单元，识别模式和产生相应的控制信号；动态存储器的存储模块存储数据；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；第一控制缓冲器，缓冲从总线和动态存储器控制部分产生的控制信号；第一地址缓冲器，缓冲从总线和动态存储器控制部分产生的地址；第一数据缓冲器，缓冲从总线和动态存储器控制部分产生的数据；
6.根据权利要求1所述的双处理器设备，其特征在于每一处理器还包括第二控制缓冲器，缓冲从第一控制缓冲器输出的控制信号，并把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；第二数据缓冲器，缓冲从第一数据缓冲器输出的数据，并把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到存储器。
7.根据权利要求5所述的双处理器设备，其特征在于每一处理器还包括双请求和响应缓冲器，在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
8根据权利要求2所述的双处理器设备，其特征在于每一处理器还包括识别模式和产生相应控制信号的中央处理单元；动态存储器的存储模块存储数据；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；第一控制缓冲器，缓冲从总线和动态存储器控制部分产生的控制信号；第一地址缓冲器，缓冲从总线和动态存储器控制部分产生的地址；第一数据缓冲器，缓冲从总线和动态存储器控制部分产生的数据；第二控制缓冲器，缓冲从第一控制缓冲器输出的控制信号，并把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；第二数据缓冲器，缓冲从第一数据缓冲器输出的数据，并把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到动态存储器；双请求和响应缓冲器，在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
9.一种方法，包括处于工作模式的处理器的中央处理单元产生脉冲请求信号并提供允许用一个行地址选通信号和n列地址选通信号连续记录n个数据块的脉冲周期，以适应在脉冲周期内在处于工作模式的处理器内n个数据块在动态存储器的存储，并对每次执行存储的处于备用模式的处理器发送存储的数据和相应的地址，处于工作模式的处理器和处于备用模式的处理器至少是多个处理器中的两个，其中一个处于工作模式而另一个处于备用模式，这个处于备用模式的处理器依据处于工作模式的处理器的控制来运行；从处于工作模式的处理器接收的双请求信号和脉冲信号时，处于备用模式的处理器的中央处理单元识别同时写的脉冲周期起点，根据处于工作模式的处理器接收的地址，存储从相应位置的工作模式的处理器接收的数据。
10.根据权利要求9所述的方法，其特征在于每次在处于备用模式的处理器存储数据时，处于备用模式的处理器中总线和动态存储器控制部分产生响应信号并把响应信号发送到处于工作模式的处理器。
11.根据权利要求9所述的方法，其特征在于每一处理器还包括由中央处理单元识别模式和产生相应的控制信号；由动态存储器的存储模块存储数据；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；由第一控制缓冲器缓冲从总线和动态存储器控制部分产生的控制信号；由第一地址缓冲器缓冲从总线和动态存储器控制部分产生的地址；由第一数据缓冲器缓冲从总线和动态存储器控制部分产生的数据；由第二控制缓冲器缓冲从第一控制缓冲器输出的控制信号，并把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；由第二数据缓冲器缓冲从第一数据缓冲器输出的数据，并把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到动态存储器控制部分；双请求和响应缓冲器在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
12.根据权利要求10所述的方法，其特征在于每一处理器包括由中央处理单元识别模式和产生相应的控制信号；由动态存储器的存储模块存储数据；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；由第一控制缓冲器缓冲从总线和动态存储器控制部分产生的控制信号；由第一地址缓冲器缓冲从总线和动态存储器控制部分产生的地址；由第一数据缓冲器缓冲从总线和动态存储器控制部分产生的数据；由第二控制缓冲器缓冲从第一控制缓冲器输出的控制信号，并把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；由第二数据缓冲器缓冲从第一数据缓冲器输出的数据，并把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到动态存储器控制部分；双请求和响应缓冲器在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
13.根据权利要求9所述的方法，其特征在于每一处理器包括由中央处理单元识别模式和产生相应的控制信号；由动态存储器的存储模块存储数据；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；
14.根据权利要求13所述的方法，其特征在于包括由第一控制缓冲器缓冲从总线和动态存储器控制部分产生的控制信号；由第一地址缓冲器缓冲从总线和动态存储器控制部分产生的地址；由第一数据缓冲器缓冲从总线和动态存储器控制部分产生的数据；
15.根据权利要求14所述的方法，其特征在于包括由第二控制缓冲器缓冲从第一控制缓冲器输出的控制信号，把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；由第二数据缓冲器缓冲从第一数据缓冲器输出的数据，并把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到动态存储器。
16.根据权利要求14所述的方法，其特征在于包括在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写请求和响应信号。
17.一种设备，包括多个处理器中，至少一个处理器处于工作模式时，至少第二个处理器处于备用模式，处于备用模式的处理器依据处于工作模式的处理器的控制运行，处于工作模式的处理器的中央处理单元产生脉冲请求信号并提供允许用一个行地址选通信号和n列地址选通信号连续记录n个数据块的脉冲周期，以适应在脉冲周期内在处于工作模式的处理器内n个数据块在动态存储器的存储，并对每次执行存储的处于备用模式的处理器发送存储的数据和相应的地址；从处于工作模式的处理器接收双请求的信号和脉冲信号时，备用模式的处理器的中央处理单元识别同时写的脉冲周期起点，根据处于工作模式的处理器接收的地址，存储从相应位置的工作模式的处理器接收的数据。
18.根据权利要求17的设备，其特征在于在处于备用模式的处理器每次存储数据时，在处于备用模式的处理器中总线和动态存储器控制部分产生响应信号并对处于工作模式的处理器发送响应信号。
19.根据权利要求17的设备，其特征在于每一处理器包括识别模式和产生相应控制信号的中央处理单元；动态存储器存储数据的存储模块；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；第一控制缓冲器，缓冲从总线和动态存储器控制部分产生的控制信号；第一地址缓冲器，缓冲从总线和动态存储器控制部分产生的地址；第一数据缓冲器，缓冲从总线和动态存储器控制部分产生的数据；第二控制缓冲器，缓冲从第一控制缓冲器输出的控制信号把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；第二数据缓冲器，缓冲从第一数据缓冲器输出的数据把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到动态存储器；双请求和响应缓冲器在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
20.根据权利要求17的设备，其特征在于每一处理器包括识别模式和产生相应控制信号的中央处理单元；动态存储器存储数据的存储模块；连接到具有总线和动态存储器的中央处理单元的总线和动态存储控制部分保持和实现脉冲周期，并在动态存储器中形成脉冲同时写的执行；第一控制缓冲器缓冲从总线和动态存储器控制部分产生的控制信号；第一地址缓冲器缓冲从总线和动态存储器控制部分产生的地址；第一数据缓冲器缓冲从总线和动态存储器控制部分产生的数据；第二控制缓冲器缓冲从第一控制缓冲器输出的控制信号把控制信号传递到相对的处理器，或缓冲从相对的处理器传递的地址和把地址传递到总线和动态存储器控制部分；第二数据缓冲器缓冲从第一数据缓冲器输出的数据把数据传递到相对的处理器，或缓冲从相对的处理器传递的数据和把数据传递到动态存储器；双请求和响应缓冲器在总线和动态存储器控制部分和相对的处理器之间缓冲和传递脉冲周期同时写的请求和响应信号。
全文摘要
双处理器设备在包括两个处理器的通信系统中能在脉冲周期内同时写数据，其中一个是处于工作模式时另一个处于备用模式。处于备用模式的处理器的运作依赖于处于工作模式的处理器的控制。在设备中，处于工作模式的处理器的中央处理单元产生双请求的信号并提供由一个行地址选通信号和n列地址选通信号连续的记录n个数据块的脉冲周期，因此在脉冲周期内在处理器内的动态存储器存储n个数据块并传输存储的数据，在执行存储时时刻对应备用模式的处理器的地址；如果从工作模式的处理器接收双请求的信号和脉冲信号时，备用模式的处理器的中央处理单元识别同时写的脉冲周期起点，存储从与工作模式的处理器接收的地址一致的相应位置的工作模式的处理器接收的数据。此设备加强了可靠性，并改进关于用于很高速通信网的常规处理器控制器、或双化用于各种通信网的主控制器的数据通信要求的性能。
文档编号G06F12/00GK1455545SQ0311011
公开日2003年11月12日 申请日期2003年4月10日 优先权日2002年4月29日
发明者朴柱龙, 崔炳求 申请人:三星电子株式会社