专利名称：门控时钟电路及相关方法
技术领域：
本发明涉及一种门控时钟电路(clock gating circuit)及相关方法，特别是涉及一种能防止突波(glitch)并以精简的电路配置实现的门控时钟电路。
背景技术：
电子电路是现代化信息社会最重要的硬件基础之一。为了要实现繁复多样的功能，现代的电子电路汇集有多个电路块(block)，各个电路块能用来实现基础的功能。整合各个电路块的个别功能，电子电路就能实现出复杂的整体功能。举例来说，在不同的情形下选择性地致能某一些电路块开始运作并使另一些电路失能而不运作，就能改变电子电路的运作模式，从而发挥多样的功能。
一般来说，电子电路中的各个电路块可分别受控于一对应致能讯号以决定是否要致能。举例来说，若对一电路块发出一高电平的致能讯号，该电路块就可致能而开始运作；反之，若发出低电平的致能讯号，该电路块就会失能而停止运作。
另一方面，本领域的技术人员熟知，要使同一电子电路中的不同电路块顺利地整合运作，可用时钟来触发各块的运作时序，使各电路块依据时钟来协调彼此运作的时机。不过，若在某一电路块失能后还持续以时钟触发其运作，该电路块通常还是会持续消耗功率。这是因为失能的电路块可能只是暂停接收讯号、暂停发出讯号，若持续地以时钟触发该电路块，该电路块中的某些电路单元仍然会运作，也就造成了无谓的功率消耗。
为了避免失能电路块的无谓功率消耗，可采用门控时钟的技术，在一电路块失能时同步地停止以时钟来触发该电路块。更具体地说，当在对一电路块实现门控时钟技术时，就要根据该电路块的致能讯号及原本的时钟产生一门控时钟，并改以门控时钟来触发该电路块。当致能讯号在致能该电路块的期间，此门控时钟就和原本的时钟同步，以周期性高低变化的波形地触发该电路块循时序运作。当致能讯号在使该电路块失能期间，门控时钟会维持于固定的电平(譬如说是低电平)，不再触发该电路块。这样就能在该电路块失能期间减少功率消耗。
在现有技术中，已知的门控时钟电路是以一触发器及一与门来根据一致能讯号及一时钟而产生一门控时钟。触发器可接收致能讯号，并在时钟的触发下提供一输出讯号。也就是说，触发器会在时钟的升缘触发而对致能讯号取样，并在输出讯号中将取样结果维持一个周期(时钟的一个周期)，直到下次取样时再根据新的取样结果更新输出讯号。与门则对触发器的输出讯号与时钟进行与运算以得出门控时钟。
然而，在现有的门控时钟电路中，由于触发器会将致能讯号的取样结果维持一整个时钟周期，在与门进行与运算时，就会使门控时钟中的前后两个周期互相干扰，形成突波(glitch)，影响门控时钟的时钟品质，也容易导致电路的运作错误。另外，触发器的布局面积大，电路配置也较为复杂(一般的触发器可能需要4个或更多的逻辑门，各个逻辑门中又要有多组的互补金属氧化物半导体晶体管)。这也成为现有门控时钟电路的一个缺点。
发明内容
因此，本发明提出一种电路结构精简又能避免突波现象的门控时钟电路，以克服现有技术的缺点。
在本发明的较佳实施例中，本发明的门控时钟电路可设有一传输单元(像是传输门)，一锁存单元及一运算单元，以根据一时钟及一致能讯号而提供一门控时钟。其中，传输单元受控于时钟；当时钟的电平为低电平时，传输单元可将致能讯号传输至锁存单元，而锁存单元输出的锁存讯号就会追随反相的致能讯号。当时钟为高电平时，传输单元就会停止将致能讯号传输至锁存单元，而锁存单元就会锁存该锁存讯号的电平，使其维持不变；直到时钟再度变为低电平，传输单元再度开始将致能讯号传输至锁存单元，而锁存讯号也会再度追随反相的致能讯号。而运算单元对反相时钟及锁存讯号作或非运算的结果，即可作为门控时钟。
在本发明中，锁存讯号对致能讯号取样维持的期间会涵盖时钟维持于高电平的期间，这样就能避免现有技术中的突波。而本发明中的传输单元、锁存单元及运算单元都可用精简的电路配置来实现，这也使得本发明门控时钟电路所占用的布局面积更小，更容易实现于高集积度的电路块及电子电路。
图1为一典型门控时钟电路的功能方块示意图。
图2为图1门控时钟电路中各相关讯号波形时序的示意图。
图3为本发明门控时钟电路的功能方块示意图。
图4为图3门控时钟电路中各相关讯号波形时序的示意图。
图5为图3中本发明门控时钟电路的真值表。
图6为本发明应用的示意图。
附图符号说明10、20门控时钟电路12触发器14与门 16电路块22传输单元 24锁存单元26运算单元 28反相器30传输门 32反或器EN0、EN致能讯号 Op 讯号GCK、GCLK门控时钟CK、CLK时钟CLKX反相时钟 LT锁存讯号t0-t9、t0’-t6’时点N1-N2节点具体实施方式
请参考图1；图1是一典型的门控时钟电路10为一电路块16产生门控时钟的功能方块示意图。电路块16受控于一致能讯号EN0以根据此致能讯号中的电平高/低而致能/失能；电路块16也设有一时钟端以接受时钟的触发。而门控时钟电路10即可针对电路块16实现门控时钟的技术，以根据致能讯号EN0及周期时钟CK而产生门控时钟GCK；以门控时钟CGK来触发电路块16，就能对电路块16实现门控时钟的技术。
如图1所示，典型门控时钟电路10中设有一触发器12(譬如说是一D触发器)及一与门14。触发器12以致能讯号EN0为输入讯号，并在时钟CK的触发下输出讯号op。与门14则对讯号op与时钟CK进行与运算，与运算的结果就是门控时钟GCK。门控时钟电路10的工作原理及情形则可由图2来说明。
请参考图2，并一并参考图1；图2即为典型门控时钟电路10在运作时相关讯号波形时序的示意图。图2的横轴为时间，各讯号的纵轴则代表讯号波形的电平(像是电压电平)高低。在致能讯号EN0中，致能讯号EN0维持高电平的期间就代表要使电路块16(图1)致能的期间；反之，致能讯号EN0维持于低电平的期间，电路块16则会受控而失能。时钟CK则为周期性变化的标准时钟。
随着时钟CK的升缘触发，触发器12会在时钟CK的升缘对致能讯号EN0进行析取/取样，并在其输出讯号op中，将析取结果维持一时钟周期，直到另一个时钟升缘时再度更新析取结果。如图2所示，在时点t0’，时钟CK的升缘触发触发器12析取致能讯号EN0的电平；由于此时致能讯号EN0为高电平，触发器12就会在一段运作时间的延迟后，在时点t0将原本为低电平的输出讯号op升高到高电平，并持续维持于高电平。直到时点t1’，时钟CK再度以升缘触发触发器12，触发器12又再度析取致能讯号EN0的电平；此时，由于致能讯号EN0已经转变为低电平，触发器12就会在一段运作时间的延迟后，在时点t1将输出讯号op转为低电平。
换句话说，在触发器12的运作下，致能讯号EN0中的致能期间会在讯号op中形成与时钟周期同步的期间。像在图2中，致能讯号EN0在时点t2-t4间的致能期间就变成了讯号op中涵盖两时钟周期的高电平期间，也就讯号op在时点t3-t5间的高电平期间。同理，致能讯号EN0在时点t6-t8的致能期间也就变成了讯号op中涵盖两时钟周期的高电平期间(实时点t7-t9的期间)。由于讯号op能将致能/失能期间同步于时钟的周期，在将讯号op与时钟CK作与运算后，其所产生出来的门控时钟GCK应该就可以保留致能期间的周期，将失能期间的周期抑止，实现门控时钟的目的。就像图2中的例子，讯号op会经由与门12的运作而在门控时钟GCK中保留时点t3-t5间的两个周期，以对应致能讯号EN0在时点t2-t4间的致能期间。讯号op也会在门控时钟GCK中保留时点t7-t9间的两个周期，对应致能讯号EN0在时点t6-t8间的致能期间。相对地，讯号op也会在门控时钟GCK中抑止时点t5-t7间的一个周期(使门控时钟GCK维持于低电平)，来对应致能讯号EN0在时点t4-t6间的失能期间，以此类推。
然而，在典型门控时钟电路10运作时，常会导致突波的发生，尤其是当讯号op要由高电平转变为低电平时(也就是致能/失能期间转变的期间)。如图2所示，当触发器12在时点t1’因时钟CK的升缘触发而析取到致能讯号EN0的低电平时，要经过一段的运作时间延迟，才能使讯号op由原先的高电平转变为低电平。不过，在这段期间，时钟CK已经升到高电平，故讯号op就无法在这段时间内抑止时钟CK，导致突波现象的发生。同理，在时点t5、t9附近，同样也会因讯号op不能实时抑止时钟CK而留下突波。突波将会影响门控时钟GCK的时钟品质，也容易导致电路误动作，形成对电路的干扰。
若要以典型门控时钟电路10来克服突波，可在典型门控电路10中增设一延迟器，将时钟CK延迟后再输入至与门12，以延迟后的时钟来与讯号op作及运算。对延迟后的时钟来说，其升缘会避开讯号op电平转变的时段，避免突波的发生。不过，延迟时钟需要增加延迟器，会使门控时钟电路的布局面积及耗能增加。而使用延迟时钟也会使门控时钟延迟于原本的时钟，这会减少时序控制上的裕度(margin)，不利于高时钟或时序要求较为严格的应用。
请参考图3。图3即为本发明门控时钟电路一实施例20的功能方块示意图。门控时钟电路20可根据一时钟CLK及致能讯号EN而提供一门控时钟GCLK；门控时钟电路20中设有一传输单元22、一锁存单元24及一运算单元26。传输单元22可用一传输门30来实现，其可根据时钟CLK(与反相时钟CLKX，也就是时钟CLK的反相讯号)来控制是否要将致能讯号EN传输至锁存单元24的节点N1。锁存单元24则可用两个背对背(back-to-back)连接的反相器28来实现；锁存单元24在节点N2的讯号即为锁存讯号LT。运算单元26中则可设有一或非门32。或非门32可对反相时钟CLKX及锁存讯号LT作或非运算，并产生出门控时钟GCLK。
本发明门控时钟电路20运作的情形可描述如下。当时钟CLK为低电平时，传输单元22就导通，将致能讯号EN传输至锁存单元24的节点N1；当时钟CLK为高电平时，传输单元22就停止导通，停止将致能讯号EN传输至锁存单元24。当传输单元22传输致能讯号EN时，节点N2的锁存讯号LT就会追随反相的致能讯号EN；当传输单元22停止传输致能讯号EN时，锁存单元24就会锁存住锁存讯号LT的电平，使其维持一定而不再随反相致能讯号EN改变，直到传输单元22再度开始将致能讯号EN传输至节点N1，锁存讯号LT才会再度追随反相致能讯号EN的电平变化。运算单元26中的或非门32就是将反相时钟CLKX与锁存讯号LT作或非运算，以或非运算的结果作为门控时钟GCLK。等效上来说，当锁存讯号LT的电平被锁存固定时，运算单元26就会依据锁存讯号被锁存的电平来决定门控时钟GCLK是否要追随时钟CLK的变化。当时钟CLK维持于高电平的正半周期时(CLK＝1)，锁存讯号LT被锁存。若锁存讯号LT被锁存于低电平(LT＝0)，运算单元26或非运算的结果就会使门控时钟GCLK追随时钟CLK。反之，若锁存讯号LT被锁存于高电平(LT＝1)，运算单元26或非运算的结果就会抑止门控时钟GCLK中的正半周期，使其不会转变为高电平。
上述各组件/单元的运作情形可归纳于图5；图5显示的即为本发明门控时钟电路20的真值表。当时钟CLK为高电平(CLK＝1)时，锁存讯号LT被锁存住。当锁存讯号LT被锁存于低电平(LT＝0)，则门控时钟GCLK追随时钟CLK(亦即GCLK＝1)。当锁存讯号LT被锁存于高电平(LT＝1)，则门控时钟GCLK会被抑制(亦即GCLK＝0)。
为进一步说明本发明门控时钟电路20运作的情形，请参考图4(并一并参考图3)；图4示意的就是门控时钟电路20运作时各相关讯号波形时序的示意图。图4的横轴为时间，各讯号的纵轴代表讯号波形的电平高低。如图4所示，致能讯号EN维持于高电平的期间就是致能期间，维持于低电平的期间就是失能期间。时钟CLK则是电平周期性高低变化的标准时钟。当时钟CLK为低电平时，传输单元22(图3)导通，使锁存讯号LT追随反相的致能讯号。像在图4中，时钟CLK在时点t0之后维持低电平，而锁存讯号LT就会随致能讯号EN的变化而反相地变化。到了时点t1，时钟CLK升高至高电平，传输单元22停止导通，锁存单元24就会将锁存讯号LT的电平锁存，使其固定维持于时点t1的电平。在图4的例子中，由于锁存讯号LT在时点t1为低电平，故锁存讯号LT就会在时点t1之后被锁存于低电平。到了时点t2’，时钟CLK再度转变为低电平，传输单元22再度开始导通，锁存单元24会在一段运作时间的延迟后，再度于时点t2开始使锁存讯号LT追随反相的致能讯号EN，直到下一次时钟CLK又再度升高至高电平。在图2的例子中，由于时点t2’后致能讯号EN已经转变为低电平，故锁存讯号LT会在时点t2转变至高电平来追随致能讯号EN。根据锁存讯号LT的高低电平来控制是否要抑止时钟CLK中的周期(也就是将锁存讯号LT与时钟CLK作及运算)，得到的就是门控时钟GCLK。
由上述描述可知，由于锁存单元24的运作延迟，本发明可将锁存讯号LT维持定值的期间延长，足以完全涵盖时钟CLK的正半周期(也就是时钟CLK为高电平的半个周期)。这样一来，本发明就能避免突波现象的发生。由图2的说明可知，现有/典型的门控时钟电路10在以讯号op产生门控时钟GCK时，由于讯号op电平转变的时间会和时钟CK中高电平的正半周期重迭，因此会形成突波。相较之下，本发明在根据锁存讯号LT来产生门控时钟GCLK时，锁存讯号LT只会在时钟CK为低电平时转变电平。这样一来，锁存讯号LT电平转变的时间就必定不会和时钟CLK中高电平的正半周期重迭，也因此，本发明能够避免突波对门控时钟GCLK的干扰。
一般来说，由于时序控制的惯例，致能讯号由低电平转变为高电平的时机一定会在时钟低电平的时候，以便和次一时钟的升缘维持固定的准备时间(set-up time)。在本发明中，锁存讯号LT会在时钟CLK为低电平时追随致能讯号EN的反相变化，故锁存讯号LT反相地由高电平转变为低电平的时机也会发生在时钟CLK为低电平的时候，领先次一时钟的正半周期。就像在图4中，致能讯号EN在时点t0至t1间由低电平转变为高电平，锁存讯号LT也会对应地反相由高电平转变为低电平。另一方面，当锁存讯号LT要由低电平转变为高电平时，通常都是因为锁存讯号LT在被锁存后又要重新开始追随致能讯号EN时，就像在时点t2时所发生的情形。此时，由于锁存单元24的运作延迟，锁存讯号LT一定会在时钟CLK已经变为低电平后才会开始转变电平。综合上述两种因素，本发明锁存讯号LT一定只会在时钟CLK为低电平时才改变电平，进而防止了突波的产生。
再度以图4为例来说明。在时点t3、t4之间，致能讯号EN开始转变为高电平，锁存讯号LT也随之反相地改变为低电平。到了时点t5-t6之间，致能讯号EN转变为低电平，但此期间因为CLK为高电平，所以锁存单元24也会锁存住锁存讯号LT的电平，使其不致于改变。直到时点t6’时，时钟CLK转变为低电平，锁存讯号LT才会开始准备反相地升高为高电平以反映致能讯号EN的低电平。这样一来，锁存讯号LT的升缘与降缘都不会和时钟CLK的高电平期间重迭发生，也避免了突波的现象。
另外，由图4中也可看出，本发明所产生的门控时钟GCLK和时钟CLK之间不会有重大实质的延迟，故本发明不会影响时序控制的裕度，也能适用于时序要求较为严格的电路块/电子电路。本发明不必引入延迟器来避免突波，其电路架构还比图1中的典型/现有技术更为精简。在图1中，典型/现有电路中的触发器至少需要4个或更多的逻辑门；相较之下，本发明的传输单元、锁存单元及运算单元都是最基本的逻辑组件，其所需的布局面积更小，更能应用于高集积度的电子电路。由图3可看出，本发明门控时钟电路20仅需6对互补金属氧化物半导体晶体管(即6个p型金属氧化物半导体晶体管，6个n型金属氧化物半导体晶体管)就可实现，足证本发明门控时钟电路的精简。
请参考图6。图6为本发明应用的示意图。在未采用门控时钟技术的电路块中，各个电路单元(或次级的子电路块)都统一受周期性时钟的触发，即使致能讯号控制某些电路单元失能，失能的电路单元还是有可能因时钟的触发而消耗能量与功率。为了降低失能期间的功率消耗，可在电路块中整合入本发明的门控时钟电路(像是图3中的门控时钟电路20)，以根据致能讯号与时钟产生出门控时钟，并改以门控时钟来触发各电路单元。在致能时，门控时钟基本上就和原本的时钟一样，能周期性地以电平高低变化触发各电路单元运作的时序。在失能时，门控时钟中电平高低变化的周期就会被抑止，停止触发各电路单元，也就能减少失能期间的电路功率消耗。
总的说来，相较于现有/典型的门控时钟电路，本发明的门控时钟电路可避免突波现象，电路配置也更精简，占用的布局面积也更小，也不会在门控时钟中引入实质的延迟，故本发明比现有门控时钟电路更适合用来实现门控时钟技术。除了图3所示的实施例之外，本发明门控时钟电路中的传输单元、锁存单元及运算单元也可用其它的电路来实现。举例来说，传输单元可用单一金属氧化物半导体晶体管来实现。另外，经由前述本发明实施例的说明，本领域的技术人员应已能将本发明的实施例推广于其它应用情形。譬如说，某些电路块是以致能讯号中的低电平致能，高电平失能；在此种情形下，可将致能讯号反相后作为图3中的讯号EN，即可产生正确的门控讯号。或者，某些电路块中会有数种不同的致能讯号，像是静态随机存取记忆电路中会有读致能(read enable)与写致能(write enable)两种(或更多种)致能讯号；在此种应用中，也可采用本发明的技术来为每一种致能讯号产生一对应的门控时钟，或针对致能讯号的组合来产生门控时钟。譬如说，若某一电路块会接受两个致能讯号，只有当两个致能讯号都为高电平时才会致能运作。在此情形下，可将这两个致能讯号做及运算的结果当作是图3中的讯号EN，这样产生出来的门控时钟就只会在两致能讯号皆为高电平时才具有高低变化的周期。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种门控时钟电路，用以产生一门控时钟讯号，该门控时钟电路包含有一传输单元，接收一致能讯号，以及一时钟讯号；一锁存单元，连接至该传输单元，用以产生一锁存讯号；以及一运算单元，用以将该时钟讯号的反相以及该锁存讯号进行一逻辑运算，用以产生该门控时钟讯号。
2.如权利要求1所述的门控时钟电路，其中当该时钟讯号为逻辑高电平且该锁存讯号为逻辑低电平时，该门控时钟讯号追随该时钟讯号。
3.如权利要求1所述的门控时钟电路，其中当该时钟讯号为逻辑低电平时，该传输单元输出该致能讯号至该锁存单元，该锁存讯号追随该致能讯号的逻辑电平而变化。
4.权利要求1所述的门控时钟电路，其中当该时钟讯号为逻辑高电平时，该传输单元不输出该致能讯号至该锁存单元，该锁存讯号被维持在一固定逻辑电平，该固定逻辑电平为前一次时钟讯号为逻辑低电平时该锁存讯号的电平。
5.如权利要求1所述门控时钟电路，其中该传输单元为一传输门。
6.如权利要求1所述门控时钟电路，其中该锁存单元包含有两个背对背连接的反相器。
7.如权利要求1所述门控时钟电路，其中该运算单元包含有一或非门。
8.如权利要求1所述门控时钟电路，其中该运算单元将该锁存讯号以及该时钟讯号经过一或非逻辑运算以产生该门控时钟讯号。
9.一种门控时钟讯号产生的方法，该方法包含有接收一致能讯号以及一时钟讯号；根据该致能讯号以及该时钟讯号产生一锁存讯号；将该锁存讯号与该时钟讯号的反相进行一逻辑运算用以产生该门控时钟讯号。
10.如权利要求9所述门控时钟讯号产生方法，其中当该时钟讯号为逻辑低电平时，该锁存讯号追随该致能讯号的逻辑电平而变化；当该时钟讯号为逻辑高电平时，该锁存讯号被维持在一固定逻辑电平，该固定逻辑电平为前一次时钟讯号为逻辑低电平时该锁存讯号的电平。
11.如权利要求9所述门控时钟讯号产生方法，其中该运算单元将该锁存讯号以及该时钟讯号经过一或非逻辑运算用以产生该门控时钟讯号。
12.如权利要求9所述门控时钟讯号产生方法，其中当该时钟讯号为逻辑高电平且该锁存讯号为逻辑低电平时，该门控时钟讯号追随该时钟讯号。
全文摘要
本发明提供一种门控时钟电路及相关方法，以根据一时钟及一致能讯号提供一门控时钟。在本发明的一实施例中，该门控时钟电路包括有一传输单元、一锁存单元及一运算单元。当时钟为低电平时，传输单元会将致能讯号传输至锁存单元，使锁存单元的锁存讯号追随反相的致能讯号；当时钟为高电平时，传输单元就会停止将致能讯号传输至锁存单元，由锁存单元锁存该锁存讯号的电平。运算单元对锁存讯号及反相时钟进行或非运算，即可产生门控时钟。
文档编号G06F1/04GK1716772SQ20051008742
公开日2006年1月4日 申请日期2005年7月22日 优先权日2005年7月22日
发明者曾柏谕 申请人:威盛电子股份有限公司