专利名称：门控时钟电路及相关方法
技术领域：
本发明提供一种门控时钟电路(clock gating circuit)及相关方法，尤其指一种能防止突发干扰(glitch)并以精简的电路配置实现的门控时钟电路。
背景技术：
电子电路是现代化信息社会最重要的硬件基础之一。为了要实现繁复多样的功能，现代的电子电路汇集有多个电路模块(block)，各个电路模块能用来实现基础的功能。综合各个电路模块的各自功能，电子电路就能实现出复杂的整体功能。举例来说，在不同的情形下选择性地启用某一些电路模块开始运作并使另一些电路禁用(disable)而不运作，就能改变电子电路的运作模式，从而发挥多样的功能。
一般来说，电子电路中的各个电路模块可分别受控于一对应启用(enable)信号以决定是否要启用。举例来说，若对一电路模块发出一高电平的启用信号，该电路模块就可启用而开始运作；反之，若发出低电平的启用信号，该电路模块就会禁用而停止运作。
另一方面，如本领域技术人员所知，要使同一电子电路中的不同电路模块顺利地综。 运作，可用时钟信号来触发各模块的运作时序，使各电路模块依据时钟来协调彼此运作的时机。不过，若在某一电路模块禁用后还持续以时钟信号触发其运作，该电路模块通常还是会持续消耗功率。这是因为禁用的电路模块可能只是暂停接收信号、暂停发出信号，若持续地以时钟信号触发该电路模块，该电路模块中的某些电路单元仍然会运作，也就造成了无谓的功率消耗。
为了避免禁用电路模块的无谓功率消耗，可采用门控时钟的技术，在一电路模块禁用时同步地停止以时钟信号来触发该电路模块。更具体地说，当在对一电路模块实现门控时钟技术时，就要根据该电路模块的启用信号及原本的时钟信号产生一门控时钟信号，并改以门控时钟信号来触发该电路模块。当启用信号在启用该电路模块的期间，此门控时钟信号就和原本的时钟信号同步，以周期性高低变化的波形地触发该电路模块循时序运作。当启用信号在使该电路模块禁用期间，门控时钟信号会维持于固定的电平(譬如说是低电平)，不再触发该电路模块。这样就能在该电路模块禁用期间减少功率消耗。
在公知技术中，公知的门控时钟电路是以一触发器及一与门来根据一启用信号及一时钟信号而产生一门控时钟信号。触发器可接收启用信号，并在时钟信号的触发下提供一输出信号。也就是说，触发器会在时钟信号的上升沿触发而对启用信号取样，并在输出信号中将取样结果维持一个周期(时钟信号的一个周期)，直到下次取样时再根据新的取样结果更新输出信号。与门则对触发器的输出信号与时钟信号进行与运算以得出门控时钟信号。
然而，在公知的门控时钟电路中，由于触发器会将启用信号的取样结果维持一整个时钟周期，在与门进行与运算时，就会使门控时钟信号中的前后两个周期互相干扰，形成突发干扰(glitch)，影响门控时钟信号的时钟信号质量，也容易导致电路的运作错误。另外，触发器的布局面积大，电路配置也较为复杂(一般的触发器可能需要4个或更多的逻辑门，各个逻辑门中又要有多组的互补金属氧化物半导体晶体管)。这也成为公知门控时钟电路的一个缺点。
发明内容
因此，本发明提出一种电路结构精简又能避免突发干扰现象的门控时钟电路，以克服公知技术的缺点。
在本发明的较佳实施例中，本发明的门控时钟电路可设有一传输单元(如传输门)，一闩锁单元及一运算单元，以根据一时钟信号及一启用信号而提供一门控时钟信号。其中，传输单元受控于时钟信号；当时钟信号的电平为低电平时，传输单元可将启用信号传输至闩锁单元，而闩锁单元输出的闩锁信号就会追随启用信号。当时钟信号为高电平时，传输单元就会停止将启用信号传输至闩锁单元，而闩锁单元就会闩锁该闩锁信号的电平，使其维持不变；直到时钟信号再度变为低电平，传输单元再度开始将启用信号传输至闩锁单元，而闩锁信号也会再度追随启用信号的改变。而运算单元对时钟信号及闩锁信号作与运算的结果，即可做为门控时钟信号。
在本发明中，闩锁信号对启用信号取样维持的期间会涵盖时钟信号维持于高电平的期间，这样就能避免公知技术中的突发干扰。而本发明中的传输单元、闩锁单元与运算单元都可用精简的电路配置来实现，这也使得本发明门控时钟电路所占用的布局面积更小，更容易实现于高集积度的电路模块及电子电路。
图1为一典型门控时钟电路的功能方块示意图。
图2为图1门控时钟电路中各相关信号波形时序的示意图。
图3为本发明门控时钟电路的功能方块示意图。
图4为图3门控时钟电路中各相关信号波形时序的示意图。
图5为图3中门控时钟电路的真值表。
图6为本发明应用的示意图。
主要元件符号说明10、20 门控时钟电路12 触发器14 与门 16 电路模块22 传输单元 24 闩锁单元26 运算单元 28、32 反相器30 与非门EN0、EN 启用信号0p 信号GCK、GCLK 门控时钟信号 CK、CLK 时钟信号CLKB 反相时钟信号 LT 闩锁信号t0-t9、t0’-t6’ 时点N 节点具体实施方式
请参考图1；图1是一典型的门控时钟电路10为一电路模块16产生门控时钟信号的功能方块示意图。电路模块16受控于一启用信号EN0以根据此启用信号中的电平高/低而启用/禁用；电路模块16也设有一时钟端以接受时钟信号的触发。而门控时钟电路10即可针对电路模块16实现门控时钟的技术，以根据启用信号EN0及周期时钟信号CK而产生门控时钟信号GCK；以门控时钟信号CGK来触发电路模块16，就能对电路模块16实现门控时钟的技术。
如图1所示，典型门控时钟电路10中设有一触发器12(譬如说是一D触发器)及一与门14。触发器12以启用信号EN0为输入信号，并在时钟信号CK的触发下输出信号op。与门14则对信号op与时钟信号CK进行与运算，与运算的结果就是门控时钟信号GCK。门控时钟电路10的工作原理及情形则可由图2来说明。
请参考图2，并一并参考图1；图2即为典型门控时钟电路10在运作时相关信号波形时序的示意图。图2的横轴为时间，各信号的纵轴则代表信号波形的电平(如电压电平)高低。在启用信号EN0中，启用信号EN0维持高电平的期间就代表要使电路模块16(图1)启用的期间；反之，启用信号EN0维持于低电平的期间，电路模块16则会受控而禁用。时钟信号CK则为周期性变化的标准时钟信号。
随着时钟信号CK的上升沿触发，触发器12会在时钟信号CK的上升沿对启用信号EN0进行提取/取样，并在其输出信号op中，将提取结果维持一时钟周期，直到另一个时钟信号上升沿时再度更新提取结果。如图2所示，在时点t0’，时钟信号CK的上升沿触发触发器12提取启用信号EN0的电平；由于此时启用信号EN0为高电平，触发器12就会在一段运作时间的延迟后，在时点t0将原本为低电平的输出信号op升高到高电平，并持续维持于高电平。直到时点t1’，时钟信号CK再度以上升沿触发触发器12，触发器12又再度提取启用信号EN0的电平；此时，由于启用信号EN0已经转变为低电平，触发器12就会在一段运作时间的延迟后，在时点t1将输出信号op转为低电平。
换句话说，在触发器12的运作下，启用信号EN0中的启用期间会在信号op中形成与时钟周期同步的期间。像在图2中，启用信号EN0在时点t2-t4间的启用期间就变成了信号op中涵盖两时钟周期的高电平期间，也就信号op在时点t3-t5间的高电平期间。同理，启用信号EN0在时点t6-t8的启用期间也就变成了信号op中涵盖两时钟周期的高电平期间(即时点t7-t9的期间)。由于信号op能将启用/禁用期间同步于时钟信号的周期，在将信号op与时钟信号CK作与运算后，其所产生出来的门控时钟信号GCK应该就可以保留启用期间的周期，将禁用期间的周期抑止，实现门控时钟的目的。就像图2中的例子，信号op会经由与门12的运作而在门控时钟信号GCK中保留时点t3-t5间的两个周期，以对应启用信号EN0在时点t2-t4间的启用期间。信号op也会在门控时钟信号GCK中保留时点t7-t9间的两个周期，对应启用信号EN0在时点t6-t8间的启用期间。相对地，信号op也会在门控时钟信号GCK中抑止时点t5-t7间的一个周期(使门控时钟信号GCK维持于低电平)，来对应启用信号EN0在时点t4-t6间的禁用期间，以此类推。
然而，在典型门控时钟电路10运作时，常会导致突发干扰的发生，尤其是当信号op要由高电平转变为低电平时(也就是启用/禁用期间转变的期间)。如图2所示，当触发器12在时点t1’因时钟信号CK的上升沿触发而提取到启用信号EN0的低电平时，要经过一段的运作时间延迟，才能使信号op由原先的高电平转变为低电平。不过，在这段期间，时钟信号CK已经升到高电平，故信号op就无法在这段时间内抑止时钟信号CK，导致突发干扰现象的发生。同理，在时点t5、t9附近，同样也会因信号op不能即时抑止时钟信号CK而留下突发干扰。突发干扰将会影响门控时钟信号GCK的时钟信号质量，也容易导致电路误动作，形成对电路的干扰。
若要以典型门控时钟电路10来克服突发干扰，可在典型门控电路10中增设一延迟器，将时钟信号CK延迟后再输入至与门12，以延迟后的时钟信号来与信号op作与运算。对延迟后的时钟信号来说，其上升沿会避开信号op电平转变的时段，避免突发干扰的发生。不过，延迟时钟信号需要增加延迟器，会使门控时钟电路的布局面积及耗能增加。而使用延迟时钟也会使门控时钟信号延迟于原本的时钟信号，这会减少时序控制上的裕度(margin)，不利于高时钟或时序要求较为严格的应用。
请参考图3。图3即为本发明门控时钟电路一实施例20的功能方块示意图。门控时钟电路20可根据一时钟(时钟信号)CLK及启用信号EN而提供一门控时钟信号GCLK；门控时钟电路20中设有一传输单元22、一闩锁单元24及一运算单元26。传输单元22可用一传输门来实现，其可根据时钟信号CLK(与反相时钟信号CLKB，也就是时钟信号CLK的反相信号)来控制是否要将启用信号EN传输至闩锁单元24的节点N。闩锁单元24则可用两个背对背(back-to-back)连接的反相器28来实现；闩锁单元24在节点N的信号即为闩锁信号LT。运算单元26中则可设有一与非门30及一反相器32。与非门30可对时钟信号CLK及闩锁信号LT作与非运算；与非运算的结果再经由反相器32反相，就可产生出门控时钟信号GCLK。
本发明门控时钟电路20运作的情形可描述如下。当时钟信号CLK为低电平时，传输单元22就导通，将启用信号EN传输至闩锁单元24的节点N；当时钟信号CLK为高电平时，传输单元22就停止导通，停止将启用信号EN传输至闩锁单元24。当传输单元22传输启用信号EN时，节点N的闩锁信号LT就会追随启用信号EN；当传输单元22停止传输启用信号EN时，闩锁单元24就会闩锁住闩锁信号LT的电平，使其维持一定而不再随启用信号EN改变，直到传输单元22再度开始将启用信号EN传输至节点N，闩锁信号LT才会再度追随启用信号EN的电平变化。运算单元26中的与非门30及反相器32等效上就是将时钟信号CLK与闩锁信号LT作与运算，利用与运算的结果做为门控时钟信号GCLK。等效上来说，当闩锁信号LT的电平被闩锁固定时，运算单元26就会依据闩锁信号被闩锁的电平来决定门控时钟信号GCLK是否要追随时钟信号CLK的变化。当时钟信号CLK维持于高电平(CLK＝1)的正半周期时，闩锁信号LT被闩锁。若闩锁信号LT被闩锁于高电平(LT＝1)，运算单元26与运算的结果就会使门控时钟信号GCLK追随时钟信号CLK。反之，若闩锁信号LT被闩锁于低电平(LT＝0)，运算单元26与运算的结果就会抑止门控时钟信号GCLK中的正半周期，使其不会转变为高电平。
上述各元件/单元运作的情形可归纳于图5；图5中所示即为本发明的门控时钟电路20运作时的相关真值表。当时钟信号CLK为高电平(CLK＝1)时，闩锁信号LT被闩锁住。当闩锁信号LT被闩锁于高电平(LT＝1)，则门控时钟信号GCLK追随时钟信号CLK(亦即GCLK＝1)。当闩锁信号LT被闩锁于低电平(LT＝0)，则门控时钟信号GCLK会被抑制(亦即GCLK＝0)。
为进一步说明本发明门控时钟电路20运作的情形，请参考图4(并一并参考图3)；图4示意的就是门控时钟电路20运作时各相关信号波形时序的示意图。图4的横轴为时间，各信号的纵轴代表信号波形的电平高低。如图4所示，启用信号EN维持于高电平的期间就是启用期间，维持于低电平的期间就是禁用期间。时钟信号CLK则是电平周期性高低变化的标准时钟信号。当时钟信号CLK为低电平时，传输单元22(图3)导通，使闩锁信号LT追随启用信号EN的变化。像在图4中，时钟信号CLK在时点t0之后维持低电平，而闩锁信号LT就会随启用信号EN的变化而变化。到了时点t1，时钟信号CLK升高至高电平，传输单元22停止导通，闩锁单元24就会将闩锁信号LT的电平闩锁，使其固定维持于时点t1的电平。在图4的例子中，由于闩锁信号LT在时点t1为高电平，故闩锁信号LT就会在时点t1之后被闩锁于高电平。到了时点t2’，时钟信号CLK再度转变为低电平，传输单元22再度开始导通，闩锁单元24会在一段运作时间的延迟后，再度于时点t2开始使闩锁信号LT追随启用信号EN，直到下一次时钟信号CLK又再度升高至高电平。在图2的例子中，由于时点t2’后启用信号EN已经转变为低电平，故闩锁信号LT会在时点t2转变至低电平来追随启用信号EN。根据闩锁信号LT的高低电平来控制是否要抑止时钟信号CLK中的周期(也就是将闩锁信号LT与时钟信号CLK作与运算)，得到的就是门控时钟信号GCLK。
由上述描述可知，由于闩锁单元24的运作延迟，本发明可将闩锁信号LT维持定值的期间延长，足以完全涵盖时钟信号CLK的正半周期(也就是时钟信号CLK为高电平的半个周期)。这样一来，本发明就能避免突发干扰现象的发生。由图2的说明可知，公知/典型的门控时钟电路10在以信号op产生门控时钟信号GCK时，由于信号op电平转变的时间会和时钟信号CK中高电平的正半周期重迭，因此会形成突发干扰。相较之下，本发明在根据闩锁信号LT来产生门控时钟信号GCLK时，闩锁信号LT只会在时钟信号CK为低电平时转变电平。这样一来，闩锁信号LT电平转变的时间就必定不会和时钟信号CLK中高电平的正半周期重迭，也因此，本发明能够避免突发干扰对门控时钟信号GCLK的干扰。
一般来说，由于时序控制的惯例，启用信号由低电平转变为高电平的时机一定会在时钟信号低电平的时候，以便和次一时钟信号的上升沿维持固定的准备时间(set-up time)。在本发明中，闩锁信号LT会在时钟信号CLK为低电平时追随启用信号EN的变化，故闩锁信号LT由低电平转变为高电平的时机也会发生在时钟信号CLK为低电平的时候，领先次一时钟信号的正半周期。就像在图4中，闩锁信号LT在时点t0至t1间已经由低电平转变为高电平。另一方面，当闩锁信号LT要由高电平转变为低电平时，通常都是因为闩锁信号LT在被闩锁后又要重新开始追随启用信号EN时，就像在时点t2时所发生的情形。此时，由于闩锁单元24的运作延迟，闩锁信号LT一定会在时钟信号CLK已经变为低电平后才会开始转变电平。综合上述两种因素，本发明闩锁信号LT一定只会在时钟信号CLK为低电平时才改变电平，进而防止了突发干扰的产生。
再度以图4为例来说明。在时点t3、t4之间，启用信号EN开始转变为高电平，闩锁信号LT也随之改变为高电平。到了时点t5-t6之间，启用信号EN转变为低电平，但此期间闩锁单元24也会闩锁住闩锁信号LT的电平，使其不致于改变。直到时点t6’时，时钟信号CLK转变为低电平，闩锁信号LT才会开始准备反映启用信号EN的低电平。这样一来，闩锁信号LT的上升沿与下降沿都不会和时钟信号CLK的高电平期间重迭发生，也避免了突发干扰的现象。
另外，由图4中也可看出，本发明所产生的门控时钟信号GCLK和时钟信号CLK之间不会有重大实质的延迟，故本发明不会影响时序控制的裕度，也能适用于时序要求较为严格的电路模块/电子电路。本发明不必引入延迟器来避免突发干扰，其电路架构还比图1中的典型/公知技术更为精简。在图1中，典型/公知电路中的触发器至少需要4个或更多的逻辑门；相较之下，本发明的传输单元、闩锁单元与运算单元都是最基本的逻辑元件，其所需的布局面积更小，更能应用于高集积度的电子电路。另外，在运算单元26中的反相器32也可视为门控时钟信号GCLK的缓冲输出电路，可用来增强门控时钟信号GCLK的驱动力。
请参考图6。图6为本发明应用的示意图。在未采用门控时钟技术的电路模块中，各个电路单元(或次级的子电路模块)都统一受周期性时钟信号的触发，即使启用信号控制某些电路单元禁用，禁用的电路单元还是有可能因时钟信号的触发而消耗能量与功率。为了降低禁用期间的功率消耗，可在电路模块中综合入本发明的门控时钟电路(如图3中的门控时钟电路20)，以根据启用信号与时钟信号产生出门控时钟信号，并改以门控时钟信号来触发各电路单元。在启用时，门控时钟信号基本上就和原本的时钟信号一样，能周期性地以电平高低变化触发各电路单元运作的时序。在禁用时，门控时钟信号中电平高低变化的周期就会被抑止，停止触发各电路单元，也就能减少禁用期间的电路功率消耗。
总结来说，相较于公知/典型的门控时钟电路，本发明的门控时钟电路可避免突发干扰现象，电路配置也更精简，占用的布局面积也更小，也不会在门控时钟信号中引入实质的延迟，故本发明比公知门控时钟电路更适合用来实现门控时钟技术。除了图3所示的实施例之外，本发明门控时钟电路中的传输单元、闩锁单元与运算单元也可用其他的电路来实现。举例来说，传输单元可用单一金属氧化物半导体晶体管来实现。另外，经由前述本发明实施例的说明，本领域技术人员应已能将本发明的实施例推广于其他应用情形。譬如说，某些电路模块是以启用信号中的低电平启用，高电平禁用；在此种情形下，可将启用信号反相后作为图3中的信号EN，即可产生正确的门控信号。或者，某些电路模块中会有数种不同的启用信号，如静态随机存取记忆电路中会有读启用(read enable)与写启用(write enable)两种(或更多种)启用信号；在此种应用中，也可采用本发明的技术来为每一种启用信号产生一对应的门控时钟信号，或针对启用信号的组合来产生门控时钟信号。譬如说，若某一电路模块会接受两个启用信号，只有当两个启用信号都为高电平时才会启用运作。在此情形下，可将这两个启用信号做与运算的结果当作是图3中的信号EN，这样产生出来的门控时钟信号就只会在两启用信号皆为高电平时才具有高低变化的周期。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。
权利要求
1.一种门控时钟电路，用以产生一门控时钟信号，该门控时钟电路包含有一传输单元，接收一启用信号，以及一时钟信号；一闩锁单元，连接至该传输单元，用以产生一闩锁信号；以及一运算单元，用以将该时钟信号以及该闩锁信号进行一逻辑运算，用以产生该门控时钟信号。
2.如权利要求1所述的门控时钟电路，其中当该时钟信号为逻辑高电平且该闩锁信号为逻辑高电平时，该门控时钟信号追随该时钟信号。
3.如权利要求1所述的门控时钟电路，其中当该时钟信号为逻辑低电平时，该传输单元输出该启用信号至该闩锁单，该闩锁信号追随该启用信号的逻辑电平而变化。
4.如权利要求1所述的门控时钟电路，其中当该时钟信号为逻辑高电平时，该传输单元不输出该启用信号至该闩锁单，该闩锁信号被维持在一固定逻辑电平，该固定逻辑电平为前一次时钟信号为逻辑低电平时该闩锁信号的电平。
5.如权利要求1所述的门控时钟电路，其中该传输单元为一传输门。
6.如权利要求1所述的门控时钟电路，其中该闩锁单元包含有两个背对背连接的反相器。
7.如权利要求1所述的门控时钟电路，其中该运算单元包含有一与非门，连结至该闩锁单元；以及一反相器，连结至该与非门，其中该运算单元将该闩锁信号以及该时钟信号经过一与非逻辑运算后再经过一反相逻辑运算，用以产生该门控时钟信号。
8.如权利要求1所述的门控时钟电路，其中该运算单元将该闩锁信号经过一及逻辑运算，用以产生该门控时钟信号。
9.一种门控时钟信号产生的方法，该方法包含有接收一启用信号以及一时钟信号；根据该启用信号以及该时钟信号产生一闩锁信号；将该闩锁信号与该时钟信号进行一逻辑运算用以产生该门控时钟信号。
10.如权利要求9所述的门控时钟信号产生方法，其中当该时钟信号为逻辑低电平时，该闩锁信号追随该启用信号的逻辑电平而变化；其中当该时钟信号为逻辑高电平时，该闩锁信号被维持在一固定逻辑电平，该固定逻辑电平为前一次时钟信号为逻辑低电平时该闩锁信号的电平。
11.如权利要求9所述的门控时钟信号产生方法，其中该运算单元将该闩锁信号经过一及逻辑运算，用以产生该门控时钟信号。
12.如权利要求9所述的门控时钟信号产生方法，其中当该时钟信号为逻辑高电平且该闩锁信号为逻辑高电平时，该门控时钟信号追随该时钟信号。
全文摘要
本发明提供一种门控时钟电路及相关方法，以根据一时钟信号及一启用信号提供一门控信号。在本发明的一实施例中，该门控时钟电路包括有一传输单元、一闩锁单元及一运算单元。当时钟信号为低电平时，传输单元会将启用信号传输至闩锁单元，使闩锁单元的闩锁信号追随启用信号的改变；当时钟信号为高电平时，传输单元就会停止将启用信号传输至闩锁单元，由闩锁单元闩锁该闩锁信号的电平。运算单元对闩锁信号及时钟信号进行与运算，即可产生门控时钟信号。
文档编号H03K5/00GK1725639SQ200510084648
公开日2006年1月25日 申请日期2005年7月15日 优先权日2005年7月15日
发明者郑基廷 申请人:威盛电子股份有限公司