专利名称：纠错编码装置以及在其中使用的纠错编码方法
技术领域：
本发明涉及一种纠错编码装置以及在其中使用的纠错编码方法，特别涉及将信息序列分割成一定长度的块、并在各块上分别独立地附加冗余序列的块纠错编码方式以及其电路上的低密度奇偶校验(LDPC)编码的方法及其装置。
背景技术：
在卫星通信、或者移动通信系统等中，为了满足降低所需功率、小型化天线等系统结构上的必要条件，引入了具有大编码增益的纠错编码技术。低密度奇偶校验码作为具有非常大的编码增益的纠错码被公知，正被引入到各种通信系统和磁记录等存储装置。
低密度奇偶校验码不只是表示一种纠错编码方式，而是具有所说校验矩阵是稀疏的(矩阵中的元素几乎是0，是1的元素的数量非常少)特征的纠错码的总称。通过选择稀疏校验矩阵、采用置信传播(sum-product)算法等迭带译码方式，其具有的特征是能构成具有接近理论界限的非常大的编码增益的纠错编码方式(例如，参照非专利文献1，2)。
与低密度奇偶校验编码有关的技术问题在于编码方法(从信息位串序列计算出冗余位串序列的方法)所需要的计算量大，在差错概率低的区域，特别是在被称为误码底板(Error-floor)的区域差错率特性(能得到的编码增益)的性能评价困难。对于编码方式由码生成矩阵的矩阵乘法运算构成的、所谓最典型的编码装置，需要进行与码长平方成比例的次数的异或运算。
另外，在由码校验矩阵构成编码装置的情况下，使其校验矩阵如下式[数1]
所见的一样，进行初等变换使一部分成为对角矩阵的形状，由该进行了初等变换的较验矩阵来实现。
具体的，当使在(1)式中的A所述的部分为r×k矩阵(r，k是正整数)，使c1，c2，…，ck为k位的信息位串序列时，与其对应的r位的冗余位串p1，p2，…，pr中各位pi(i是从1到r间的整数)通过下式算出。
pi=Σj=1kai,jcj=ai,1c1+ai,2c2+···+ai,kck---(2)]]>在此，(2)式中的ai，j是表示所述r×k矩阵A中的(i，j)元素(i是从1到r之间的整数，j是从1到k之间的整数)。因此，在纠错码的编码装置结构中，使r×k矩阵A保存在存储器等存储装置中，需要进行和矩阵A的元素中1的个数相等次数的异或运算。
图7示出了与低密度奇偶校验码有关的以往编码装置的一个例子。图7中的51是进行(2)式运算的冗余位串计算装置，图7中的52是表示存储(1)式中的矩阵A的存储器，图7中的53是开关。
关于削减编码装置中的存储装置以及异或运算装置，公知有将校验矩阵限定为由循环置换矩阵的块矩阵构成的矩阵，使矩阵A保持规则性，由此实现存储器量的削减和异或运算处理的简化的方法(例如，参照专利文献1)，此外还有使矩阵A的元素中1的数量尽量少，并且使由迭带译码得到的编码增益尽量大的低密度奇偶校验码的构成方法(例如，参照非专利文献3)。
另外，作为编码装置能简单地实现的纠错码，公知有仅通过多项式除法电路进行冗余位串计算的循环码，特别是作为代表的公知有Recd-Solomon(RS)码、BCH码。另外，卷积码也和上述循环码一样，能非常简单地实现编码装置。
可是，上述循环码、或者限制长度的长卷积码存在的问题是在以接近最佳的精度进行译码处理的软判决译码时需要的计算量非常大，与通过上述的置信传播等迭带译码装置能简单地以接近最佳的精度进行译码处理的低密度奇偶校验码比较，不能得到足够大的编码增益。通过迭带译码能以接近最佳的精度进行译码处理，作为在编码装置上使用的比较简单的码公知有Turbo码(例如，参照专利文献2)，可是Turbo码的编码率(信息位串的长度和码位串的长度的比)低，不适于要求高编码率的系统。
对于低密度奇偶校验码的差错率特性的评价、性能预测来说，在差错率充分大的领域一般可通过被称为Density-Evolution的方式来进行(例如，参照非专利文献4)。而对于错误概率低的区域、特别是被称为误码底板的区域中的差错率特性的性能预测，可通过计算机模拟实验的方法进行评价。
如上所述，以往与低密度奇偶校验码有关的编码装置通过存储上述(1)式中的矩阵A的存储装置和上述(2)式中的运算处理装置实现。另外，关于误码率特性的评价通过实验进行。
专利文献1日本专利文献特开2003-115768号公报(第10，11页、图4～7)；专利文献2United States Patent 5446747(第2页、图1)；非专利文献1「ロ一·デンシテイパリテイ·チエツクコ一ズ(Low-Density Parity-Check Codes)」[ロバ一トギヤラガ(RobcrtGallager)著，エム·アイ·テイプレス(MIT Press)，1963年]；非专利文献2「グツトエラ一·コレクテイングコ一ズベ一ストオンベリ一スパ一スメトリシイ一ズ(Good Error-CorrcctingCodes Based on very sparse matrices)」[デイ一·ジエ一·シ一マツカイ(D.J.C MacKay)著，アイトリプルイ一トランザクシヨンズオンインフオメ一シヨンセオリ一(IEEE Transactions on InformationTheory).1999年3月，第399頁～第431頁]；
非专利文献3「エフイシエントエンコ一デイングオブロ一·デンシテイパリテイ·チエツクコ一ズ(Efficient Encoding of Low-Density Parity-Check Codes)」[ト一マスリチヤ一ドソン(ThomasRichardson)，ア一ル·ウルバンケ(R.Urbanke)著，アイトリプルイ一トランザクシヨンズオンインフオメ一シヨンセオリ一(IEEETransactions on Information Theory)，2001年9月，第638頁～第656頁]；非专利文献4「デザインオブキヤパシテイ一·アプタ一チングイレギユラ一ロ一·デンシテイパリテイ·チエツクコ一ズ(Design of Capacity-Approaching Irregular Low-Density Parity-ChcckCodes)」[ト一マスリチヤ一ドソン(Thomas Richardson)，エム·エ一シヨコロラヒ(M.A.Shokrollahi)，ア一ル·ウルバンケ(R.Urbankc)著，アイトリプルイ一トランザクシヨンズオンインフオメ一シヨンセオリ一(IEEE Transaction on Information Theory)，2001年9月，第619頁～第637頁]。
发明内容
在上述以前的纠错编码装置中，与以往低密度奇偶校验码相关的编码装置由于通过存储上述(1)式中的矩阵A的存储装置和上述(2)式的运算处理装置实现，和Reed-Solomon码等循环码或者卷积码比较，编码装置的规模非常大，特别是在卫星通信、移动通信等对装置规模、消耗功率的要求条件很严格的环境下，需要对该存储装置以及异或运算装置进行进一步的削减。
另外，虽然Turbo码能比较简单地实现编码装置，但是编码率低，对于要求高编码率的系统难以适用。由于以上问题，特别是在要求高编码率的通信系统中，为了能得到高编码增益而使用低密度奇偶校验码，从而编码处理所需要的计算量大，装置结构变得复杂。
另外，在以前的纠错编码装置中，差错率特性的评价必须依靠实验性的评价。在错误概率低的区域，特别是在被称为误差底板区域的差错率特性或者误差底板被观测的差错率的预测是通信系统的可靠性评价中的重要项目。虽然通过计算机模拟实验的方法很有效，但是当对差错率是10-12程度的区域的特性通过实验进行评价时，以现有的计算机的能力在短时间内是很困难的。
所以，本发明的目的在于提供一种消除上述问题，能简单地实现装置结构，通过迭带译码能以接近最佳的精度进行译码，并且误差底板区域的特性评价即使不通过计算机实验、也能由简单的计算公式进行的纠错编码装置以及其上使用的纠错编码方法。
本发明的纠错编码装置是使用低密度奇偶校验码的纠错编码装置，具有m-1个多项式乘法装置，使分割成m-1个(m表示2以上的整数)由长度为n(n表示2以上的整数)的位串构成的块和一个由长度为(n-r)(r表示从1到n之间的整数)的位串构成的块的信息位串中的所述长度为n的块分别输入，进行多项式乘法运算，分别输出长度为n的位串序列；加法装置，对所述m-1个多项式乘法装置的各输出进行加法运算；多项式除法装置，对所述长度为(n-r)的块和所述加法装置的输出结果进行多项式除法运算，输出长度为r的冗余位串序列。
本发明的纠错编码方法是一种使用低密度奇偶校验码的纠错编码方法，在m-1个(m表示2以上的整数)的多项式乘法装置中，使分割成m-1个由长度为n(n表示2以上的整数)的位串构成的块和一个由长度为(n-r)(r表示从1到n之间的整数)的位串构成的块的信息位串中的所述长度为n的块分别输入，进行多项式乘法运算，分别输出长度为n的位串序列；在加法装置中进行所述m-1个多项式乘法装置的各输出的加法运算；在多项式除法装置中，对所述长度为(n-r)的块和所述加法装置的输出结果进行多项式除法运算，输出长度为r的冗余位串序列。
即，本发明的纠错编码装置为了达到上述目的，其特征在于具有m-1个多项式乘法装置，将为了进行纠错编码的而被分块化的长度为K的信息位串(K表示整数)进一步分割成m-1个长度为n的块和一个长度为(n-r)的块(m、n表示2以上的整数，r表示从1到n之间的整数)，被分割后的各信息位串中，使m-1个长度为n的各块作为输入进行多项式乘法运算，分别输出长度为n的序列；和加法装置，对该m-1个多项式乘法装置的各输出进行加法运算；多项式除法装置，对长度为(n-r)的块和加法装置的输出结果作为输入进行多项式除法运算，输出长度为r的冗余位串序列。
因此在本发明的纠错编码装置中，由于由多项式乘法装置和多项式除法装置构成，所以能实现简单的装置结构，能够对编码处理需要的计算量和装置规模的进行削减。另外，在本发明的纠错编码装置中，通过选择多项式乘法装置内的连线和多项式除法装置内的连线，可构成最小权码字数少的纠错编码装置。
因而，在本发明的纠错编码装置中，装置规模小，装置结构简单，并且通过迭带译码的方式能得到较高的编码增益，能够为提高通信系统的可靠性、降低所需功率做出贡献。
进而，在本发明的纠错编码装置中，由于通过选择多项式乘法装置内连线和多项式除法装置内连线，能得到最小距离、最小权码字数的精度好的近似值，所以在适用本发明的典型的通信系统中的差错率特性，特别是通过计算能简单的计算出在误差底板区域的差错率的好的近似值，即使由计算机模拟实验的评价在计算量上、时间上难以实现的情况下，也能定量地评价通信系统的可靠性。
发明的效果本发明通过如下所述的结构及动作能简单地实现装置结构，通过迭带译码能以接近最佳的精度进行译码，同时能达到如下效果，即误差底板区域的特性评价即使不通过计算机实验也能通过简单的计算公式进行。
图1是表示本发明一个实施例中的纠错编码装置结构的框图；图2是表示图1中n-1次多项式乘法装置结构的框图；图3是表示图1中r次多项式除法装置结构的框图；图4是表示图1中多项式乘法块详细结构的框图；图5是表示本发明的一个实施例的m个不是零的多项式的计算方法一例的流程图；
图6是表示本发明其他实施例中多项式计算方法一例的流程图；图7是表示以前的纠错编码装置中一例的框图。
符号说明1多项式乘法块2r次多项式除法装置3，4，24，34，124开关11，40串并转换部分12，12-1～12-(m-1)n-1次多项式乘法装置13加法装置21-1～21-r，31-1～31-n，121-1～121-n寄存器22-1～22-r，32-1～32-n，122-1～122-n异或运算装置23-1～23-(r-1)，33，123-1～123-n表示连线、非连线的开关具体实施方式
下面，参照附图对本发明的实施例进行说明。图1是示出了本发明一个实施例的纠错编码装置结构的框图。在图1中，本发明的一个实施例中的纠错编码装置包括多项式乘法块1、一个r次多项式除法装置2、以及开关3、4，其中该多项式乘法块1包括一个串并(S→P)转换部11、m-1个n-1次的多项式乘法装置12-1～12-(m-1)、加法装置13，所述的纠错装置是使(nm-r)位的信息位串转换成nm位的码位串的装置(m、n表示大于2的整数，r表示从1到n之间的整数)。
多项式乘法块1如后面所述，由图4所示的方式实现，为了简化说明，以由m-1个n-1次多项式乘法装置12-1～12-(m-1)构成的多项式乘法块1为例来进行说明。
本发明的编码方式表现了从码位串的顶头开始的(nm-r)位与信息位串一致、剩下的r位为用于纠错的冗余位串序列的组合编码装置。
m-1个n-1次多项式乘法装置12-1～12-(m-1)使为纠错编码而被分块化的长度为K的信息位串(K表示整数)进一步分割成m-1个长度为n的块和一个长度为(n-r)的块(m、n表示2以上的整数，r表示从1到n之间的整数)，将被分割的各信息位串中m-1个长度为n的各块作为输入进行n-1次多项式乘法运算，输出各个长度为n的序列。
加法装置13对m-1个n-1次多项式乘法装置12-1～12-(m-1)的各输出进行加法运算。r次多项式除法装置2将长度为(n-r)的块和加法装置13的输出结果作为输入进行r次多项式除法运算，输出长度为r的冗余位串序列。
图2是示出了图1中n-1次多项式乘法运算装置结构的框图。在图2中，n-1次多项式乘法装置12由n个寄存器121-1～121-n和最大n个异或运算装置122-1～122-n构成。图1中n-1次多项式乘法装置12-1～12-(m-1)和该n-1次多项式乘法装置12具有同样的结构。
n-1次多项式乘法装置12是n位输入、n位输出，逐次输入n位输入位串，在所有的输入完成时切换开关124，依次输出到n个寄存器121-1～121-n的里面。
在图2中，123-1～123-n是根据预先确定的n位的位串h1，h2，…，hn来决定连线和非连线的开关。当hj是1时使被记做hj的部分连线，当hj是0时使被记做hj的部分不连线(j是从1到m之间的整数)。关于该n位的位串h1，h2，…，hn的选择方法将在后面叙述。
图3是示出图1中r次多项式除法装置结构的框图。在图3中，r次多项式除法装置2是由r个寄存器21-1～21-r、最大r个异或运算装置22-1～22-r、以及开关24构成的。
r次多项式除法装置2输入(n-r)位信息位与n位(m-1)个n-1次多项式乘法装置121-1～121-n的各输出位之间的异或，输出r位。在完成输入(n-r)位信息位时，r次多项式除法装置2切换开关24，依次输出n-1次多项式乘法装置121-1～121-n的输出中剩余的r位与图3中r个寄存器21-1～21-r中内容的异或(此时，信息位串的输入事先设置为0)。
r次多项式除法装置2的输出r位为与(nm-r)位的信息位串相对应的r位冗余位串。在图3中，23-1～23-(r-1)是根据预先确定的r-1位的位串u1，u2，…，ur-1来决定连线、非连线的开关。当uj是1时使记做uj的部分连线，当uj是0时使记做uj的部分不连线(j是从1到r-1之间的整数)。关于该r-1位的位串u1，u2，…，ur-1的选择方法将后面进行叙述。
图4是示出了图1中的多项式乘法块1详细结构的框图。在图4中，使寄存器部分共享。图4中的33是根据预先确定的n(m-1)位的位串来决定连线、非连线的开关。由于使该n(m-1)位的位串的选择方法和在图2中的n-1位多项式乘法装置12连线的选择方法相同，所以图4示出的输入输出关系和采用m-1个图2示出的n-1次多项式乘法装置12实现的多项式乘法块1的输入输出关系一致。
下式示出了与图1示出的本发明的一个实施例中的纠错编码装置相对应的校验矩阵。
H＝(H1|H2|…|Hm)…(3)上述的(3)式中的校验矩阵是由m个n×n循环矩阵的一维阵列构成，(3)式中Hi表示n×n循环矩阵(i是从1到m之间的整数)。循环矩阵记为[数4] 第2行的行向量是使第1行的行向量向左循环一位而形成的，以下，第k行的列向量(k是从2到n之间的整数)是使第1行的行向量向左循环k-1位形成的。
将上述(4)式中的n×n循环矩阵的第1行向量如下式 f(i)(x)=f1(i)+f2(i)x+···+fn(i)xn-1=Σj=1nfj(i)xj-1---(5)]]>所示，表示为(n-1)次以下的多项式，将其记做f(i)(x)(i是从1到m之间的整数)。
确定上述n-1次多项式乘法装置12，12-1～12-(m-1)和r次多项式除法装置2的连线的n位串的选择由上述m个(n-1)次以下的多项式f(1)(x)，f(2)(x)，…，f(m)(x)的选择来决定。因此，首先对上述m个(n-1)次以下的多项式f(1)(x)，f(2)(x)，…，f(m)(x)的选择方法进行说明。
关于(n-1)次以下的多项式f(x)，如下式[数6]s(f(x))＝{i|fi+1≠0，0≤i＜n}…(6)那样确定集合s(f(x))。在此，将f(x)的次数为i的项的系数记做fi+1。集合s(f(x))由多项式f(x)确定，是从0到n-1之间的n个整数的部分集合。
另外，相对于从1到n-1的整数v，使直积集合s(f(x))×s(f(x))的部分集合λv(f(x))如下式[数7]λv(f(x))＝{(i，j)|i-j≡v mod n，i∈s(f(x))，j∈s(f(x))}…(7)那样进行确定。
m个(n-1)次以下的多项式f(1)(x)，f(2)(x)，…，f(m)(x)的选择条件之一是m个多项式相对于从1到n-1之间的所有整数v满足下式[数8]|λv(f(1)(x))|+|λv(f(2)(x))|+···+|λv(f(m)(x))|=Σj=1m|λv(f(i)(x))|≤1---(8)]]>
在这里，将集合A的要素数记做|A|。选择上述m个(n-1)次以下的多项式f(1)(x)，f(2)(x)，…，f(m)(x)的第2个条件是m-1个各个多项式f(2)(x)，…，f(m)(x)是使多项式(xn-1)作为除数用多项式f(1)(x)能除尽得到的。另外，如下式[数9]f(i)(x)＝g(i)(x)f(1)(x)mod(xn-1)，i＝2，3，4，…，m…(9)所示，将这些m-1个商多项式表示成g(2)(x)，g(3)(x)，…，g(m)(x)。
与上述m个(n-1)次以下的多项式f(1)(x)，f(2)(x)，…，f(m)(x)的选择相关的第1个条件[(8)式]是为被置信传播算法代表的、由低密度奇偶校验码的迭带译码处理进行接近最佳的译码处理的必要条件。事实上，根据条件[(8)式]，上述(3)式中校验矩阵的各行向量所包含的1的个数即使最大也只是(nm)1/2，校验矩阵为稀疏矩阵。
第2条件[(9)式]是为通过图1所示的纠错编码装置计算出正确的冗余位串的必要条件。关于满足上述两个条件[(8)式和(9)式]的多项式的例子将在后面叙述。
下面，对图2示出的n-1次多项式乘法装置12中的连线进行说明。如上所述，在图2的n-1次多项式乘法装置12中的开关123-1～123n根据预先确定的n位的位串h1，h2，…，hn来决定连线、非连线。当hj是1时使记做hj的部分连线，当hj是0时使记做hj的部分不连线(j是从1到m之间的整数)。
该n位的位串h1，h2，…，hn的选择如下进行。如上所述，图1示出的纠错编码装置包含m-1个n-1次多项式乘法装置12-1～12-(m-1)，将在第i个n-1次多项式乘法装置12-I中决定连线的n位串记做[数10]h1(i)，h2(i)，…，hn(i)…(10)(i是从1到m-1之间的整数)。该n位串通过上述(9)式示出的m-1个多项式g(2)(x)，g(3)(x)，…，g(m)(x)，由下式确定 h1(i)=g1(m+1-i)hj(i)=gn+2-j(m+1-i),j=2,3,···,n---(11)]]>在这里，[数12]g(k)(x)=Σj=1ngj(k)xj-1=g1(k)+g2(k)x+g3(k)x2+···+gn(k)xn-1---(12)]]>(k是从2到m之间的整数)。另外，在图4中确定连线的n(m-1)位的位串，[数13]h1i，h2i，…，hni，i＝1，2，…m-1…(13)也和上述同样，根据(10)式进行确定。
下面，对图3示出的在r次多项式除法装置2中的连线进行说明。图3的开关23-1～23-(r-1)根据预先确定的r-1位的位串u1，u2，…，ur-1来确定连线、非连线。当uj是1时使被记做uj的部分连线，当uj是0时使被记做uj的部分不连线(j使从1到r-1之间的整数)。上述r-1位的位串u1，u2，…，ur-1使用上述多项式f(1)(x)根据下式来确定[数14]1+ur-1(x)+ur-2x2+…+u1xr-1+xr＝(xn-1)/gcd(f(1)(x)，xn-1)…(14)在这里，gcd(f(1)(x)，xn-1)是表示f(1)(x)和xn-1的最大公约多项式，该最大公约多项式的次数为n-r。如上所述，r为本发明的编码装置中的冗余位数。即本发明的纠错编码装置中信息位数是在n(m-1)加上f(1)(x)和xn-1的最大公约多项式次数后所得的位数。
下面，对图1示出的本实施例的工作进行说明。将为了进行纠错编码而被分块化的长度K＝(nm-r)位的信息位串(m、n表示2以上的整数，r表示从1到n之间的整数)依次输入到图1示出的纠错编码装置。信息位串序列被分割成由从第1位到第n(m-1)位构成的第1块和由从第n(m-1)+1位到第(nm-r)位构成的第2块。
上述第1块依次输入到由m-1个n-1次多项式乘法装置12-1～12-(m-1)构成的多项式乘法块1中，上述第2块在切换开关3后依次输入到r次多项式除法装置2中。在信息位串中，输入到多项式乘法块1的长度为n(m-1)的第1块通过串并转换装置11转换成m-1位，被转换的m-1位的各位依次被输入到n-1次多项式乘法装置12-1～12-(m-1)中。
n-1次多项式乘法装置12-1～12-(m-1)一共是m-1个，上述被串并转换后的m-1位中第i位(i是从1到m-1之间的整数)输入到第i个的n-1次多项式乘法装置12-i中。即上述第1块经过上述串并转换装置11而被细分成长度为n的m-1个块，各个长度为n的m-1个块输入到各个m-1个n-1次多项式乘法装置12-1～12-(m-1)中。
上述各个n-1次多项式乘法装置12-1～12-(m-1)输入上述被细分的n位，输出位数是n位。m-1个n-1次多项式乘法装置12-1～12-(m-1)的各输出的每位的异或成为多项式乘法块1的n位输出。
下面对图2示出的n-1次多项式乘法装置12的工作进行说明。预先将寄存器121-1～121-n中的内容全部初始化置0，使n位的位串一位位地依次输入。这期间，事先使开关124设置在上侧以进行反馈。在所有n位输入完成时切换开关124，依次输出寄存器121-1～121-n中的内容。
图1示出的纠错编码装置使用m-1个图2示出的n-1次多项式乘法装置12，并且各个n-1次多项式乘法装置12-1～12-(m-1)的输出的异或成为多项式乘法块1的输出，所以，各个n-1次多项式乘法装置12-1～12-(m-1)的寄存器(121-1～121-n)能和其他的多项式乘法装置互相共享。
因此，以图4示出的方式能实现多项式乘法块1。关于以图4示出的方式的工作，除共享寄存器31-1～31-n这点外，其他都是相同的，通过该图4的装置结构能得到期望的输出结果。
下面，对图3示出的r次多项式除法装置2进行说明。事先使寄存器21-1～21-r中的内容全部初始化置0，将上述信息位串的后半n-r位和上述多项式乘法块1的输出n位同时一位位地依次输入。在此期间，由于需要反馈，所以事先使图3的开关24设置在左侧。在完成n-r位信息位串的输入时，切换开关24，依次输出多项式乘法块1的输出中剩余的r位和各寄存器(21-1～21-r)中内容的异或(那时，信息位串的输入事先设置为0)。
图3示出的r次多项式除法装置2的输出r位是与上述(nm-r)位信息位串相对的冗余位串。并且，在冗余位数r与n一致的情况下，向r次多项式除法装置2输入的信息位数是0，这种情况下，r次多项式除法装置2只是不变地输出多项式乘法块1的输出n位。
下面，对图1示出的纠错编码装置的输出开关4进行说明。(nm-r)位的信息位串向多项式乘法装置块1或者r次多项式除法装置2输入的同时，成为纠错编码装置的输出位串。在这里，如果需要，将作为向多项式乘法块1的输入的、从第1个到第n(m-1)个的信息位与(3)式所示的校验矩阵示出位的顺序一致地排列交替输出。
在完成(nm-r)位的信息位串的输出时，使开关4切换到r次多项式除法装置2的输出侧，使r次多项式除法装置2的输出r位作为纠错编码装置的输出进行输出。如上所述，本实施例示出了从码位串的最前面(nm-r)位与信息位串一致，剩下的r位是用于纠错的冗余位串的组合编码装置。
因此，在本实施例中，通过最大2n个寄存器和2n个异或运算装置能构成编码率是(n-1)/n以上的低密度奇偶校验码的纠错编码装置。
另外，在本实施例中，如后所述，编码增益由于这种结构而变大，进而能构成可通过简单评价式计算出误码底板区域中的差错率特性的纠错编码装置。
下面，对满足上述条件[(8)式以及(9)式]的多项式的具体计算方法中的一例进行说明。进而，使用这一例对表示编码增益变大、进而通过简单的评价式能计算出在另外误码底板区域的差错率特性进行说明。
使有限域GF(22S)的基元记做α(S为正整数)，使R为S的不是1或者S的约数。另外，使(2S+1)(2R-1)记做n，使(2S-2S-R)/(2R-1)记做m。使(n-1)次以下的多项式ψ(k)(x)如下式那样进确定[数15]ψ(k)(x)=Σj∈L(k)xj---(15)]]>(k为从0到(2S-1)/(2R-1)-1之间的整数)。
这里L(K)是从0到n-1之间的整数部分的集合，通过下式确定[数16]L(k):={j|Tr2S|S(αk+j(2S-1)/(2R-1))=1,0≤j<n}---(16)]]>另外，(16)式中的Tr2S|S表示从有限域GF(22S)向GF(2S)的轨迹(trace)。在从0到(2S-1)/(2R-1)-1之间的整数k中，多项式ψ(k)(x)不是零的全部有m个。
图5是表示上述m个不是零的多项式的计算方法中的一例的流程图。相对于从0到(2S-1)/(2R-1)-1之间的整数K，多项式ψ(k)(x)是否是0通过有限域GF(2S)的基元α的k(2S+1)次方在GF(2R)的轨迹是否是零来进行判断，总之，能由下式来进行判断[数17]TrS|R(αk(2S+1))=0---(17)]]>上述(16)式的集合L(k)由于对(2S-1)/(2R-1)取m次幂所得的值为22S-1，所以在有限域GF(22S)的部分集合中取m次幂后的值相互一致，有限域GF(2S)的轨迹与由元素1构成的集合相对应。另外，即使上述的轨迹的值是0以外的其他值，由于如果各k(从0到2S-1)/(2R-1)-1之间的整数)是相同的值最好，所以上述的多项式ψ(k)(x)在有限域GF(22S)的部分集合上取m次幂后的值一致，并根据有限域GF(2S)的轨迹上由零以外的与预先规定的值一致的元素构成的集合来确定(图5中步骤S1～S7)。
将作为图5的输出的m个多项式适当地标注顺序后，记做f(1)(x)，f(2)(x)，…，f(m)(x)，这些m个多项式f(1)(x)，f(2)(x)，…，f(m)(x)满足上述条件[(8)式和(9)式]。在这里，特别是按如下方式来标注顺序，使得多项式f(1)(x)在非零的多项式ψ(k)(x)中是和xn-1的最大公约多项式的次数最小的极小多项式。
如此，在由被选择的多项式构成的本实施例的纠错编码装置中码位串的长度N是N＝nm＝(2S+1)(2S-2S-R)，信息位串的长度K至少是n(m-1)＝(2S+1)(2S-2S-R-2R+1)以上。正确来说，其是如上述那样在n(m-1)上加上f(1)(x)和xn-1的最大公约多项式的次数后所得的位数。
另外，最小距离d为d＝2R+1，权d的码位串数Ad至少是(2S+1)(2S-2S-R)以上。实际上，权d的码位串数Ad非常接近(2S+1)(2S-2S-R)，除了良好的近似性以外，该权d的码序列数非常少，从而带来了如下面说明的误码率特性好的效果。
通过该最小距离d和权d的码位串数的近似计算，使调制方式为二进制移相键控方式(2PSK2Phase Shift Keying)、使信道为附加高斯信道时的误码率Pb的近似值可由下式计算出来[数18]Pb~dNAdQ(2dyEbN0)---(18)]]>在这里，d表示最小距离(d＝2R+1)，Ad表示权d的码位串数，N表示码位串的长度，γ表示编码率(γ＝K/N)。另外，Eb/No表示在附加的高斯信道中每位的信噪比(SNRSignal Noise Ratio)，Q表示高斯Q函数，用下式表示 Q(x)=12π∫x∞exp(-t2/2)dt---(19)]]>在上述(18)式中的N，d分别代入2R+1，(2S+1)(2S-2S-R)，在Ad上代入(2S+1)(2S-2S-R)，由此，可通过计算算出误码率Pb的近似值。这在误码底板区域上精度非常好的近似，通过计算机模拟进行实验性评价在计算量以及时间方面都很困难的情况下，对评价误码底板的特性很有效。
根据上述(18)式可知，在为了改善差错率、得到更多的编码增益方面，使最小距离变大是起作用的。上述的(15)式示出的多项式ψ(k)(x)在k＝0，1，…，(2S-1)/(2R-1)-1的当中不是零的有m个，不过如上所述，并不是使用所有的m个多项式，通过使用只是其中的一部分能使最小距离变大到2R+1的程度。下面对该方法进行说明。
从不是零的m个多项式ψ(k)(x)(k是从0到(2S-1)/(2R-1)-1之间的整数)中选择m’个多项式，适当地排列顺序，记做f(1)(x)，f(2)(x)，…，f(m’)(x)。此时，不要同时选择两个多项式ψ(k)(x)和多项式ψ(r(k))(x)。在这里，r(k)表示将2×k用(2S-1)/(2R-1)除得的余项部分。
这些m’个多项式f(1)(x)，f(2)(x)，…，f(m’)(x)满足上述条件[(8)式以及(9)式]，在由如此选择的多项式构成的本发明的编码装置中码位串的长度N为N＝n m’。最小距离是2R+1以下，权2R+1的码位串数至少大于等于在m’和2的两项系数上乘以n后的数值。将该权2R+1的码位串的下界代入(18)式所得到的数值在差错率比较低的情况下(信道的SN比比较大的情况)，给出了差错率特性非常好的近似。通过该方法，与使用所有m个多项式的情况相比编码率变小了，但是取而代之的是能使差错特性变好。
进而，对具体的数值例子进行说明。在上述的实施例中，设S为6，设R为3。在该情况下，n＝455，m＝8。另外，(15)式的多项式ψ(k)(x)(k是从0到8之间的整数)由下式计算出来[数20]ψ(1)(x)=x131+x175+x201+x239+x254+x287+x288+x338ψ(2)(x)≡(ψ(1)(x))2mod(x455-1)ψ(3)(x)=x30+x40+x121+x161+x190+x306+x315+x351≡g(x)ψ(1)(x)mod(x455-1)ψ(4)(x)≡(ψ(1)(x))4mod(x455-1)ψ(5)(x)≡x3(ψ(1)(x))32mod(x455-1)ψ(6)(x)≡(ψ(3)(x))2mod(x455-1)≡(g(x)modψ(1)(x))2mod(x455-1)ψ(7)(x)≡x(ψ(1)(x))16mod(xn-1)ψ(8)(x)≡(ψ(1)(x))8mod(xn-1)---(20)]]>另外，ψ(k)(x)＝0。g(x)表示的是将ψ(3)(x)以(x455-1)作为除式用ψ(1)(x)除时的商多项式。
使8个多项式f(1)(x)，f(2)(x)，…，f(8)(x)中f(k)(x)＝ψ(k)(x)，当k＝1，2，……，8时，这8个多项式满足上述条件[(8)式以及(9)式]。这时，码位串的长度N为3640位，信息位串的长度K为3288位，编码率γ大约为0.9，最小距离是9，权9的码位串数A9为3640以上。
当将这些代入到(18)式，计算出差错率时，我们知道在译码后的误码率达到10-12时需要的每1位的信噪比大约是5分贝，这可以通过应用迭带译码方式来实现。
采用迭带译码，即使对于为达到这以下的误码率的信噪比也能简单地计算出来。另外，将该码用相同编码率的Reed-Solomon码编码，和用典型的界限距离译码方式进行译码的情况比较，译码后的误码率是10-6的情况下，有2.0分贝(dB)以上的编码增益。
使用上述8个多项式中的ψ(1)(x)，ψ(2)(x)，…，ψ(8)(x)中的4个，在f(1)(x)＝ψ(1)(x)，f(2)(x)＝ψ(4)(x)，f(3)(x)＝ψ(7)(x)，f(4)(x)＝ψ(3)(x)的情况下，这4个多项式满足上述条件[(8)式以及(9)式]。这时，码位串的长度N为1820位，信息位串的长度K为1468位，编码率γ大约是0.8，最小距离为16以下，权16的码位串数A16为2730以上。
当将这些代入到(18)式，计算差错率时，我们知道在译码后的误码率达到10-12时所需要的每1位的信噪比大约是4.4分贝，这可通应用迭带译码方式来实现。采用迭带译码，即使是对于为达到这以下的误码率的信噪比也能简单地计算出来。另外，即使在该码中用相同编码率的Rccd-Solomon码编码，与以典型的界限距离译码方式译码的情况相比较，当译码后的误码率是10-6时，有2.0分贝(dB)以上的编码增益。
图6是示出了本发明实施例中多项式计算方法的一例的流程图。在图6中使k为非负整数，使T为n-1(n为2以上的整数)次以下的多项式的集合。另外，p表示2、4等2的取幂数。作为初始状态使k为零，使T为空集，随机选择n-1次以下的多项式f(x)。
该多项式在满足上述条件[(8)式]时(使(8)式中的m为1，使f(1)(x)记做f(x))，使f(x)添加到所述的集合T的元素中，使k值加1。以下，是在图6的第k次重复处理中(k是2以上的整数)，由多项式集合T和上述多项式f(x)计算出来的多项式，[数21]f(k)(x)≡(f(x))p(k-1)mod(xn-1)…(21)在满足上述条件[(8)式]时[使(8)式中的m为k]，使f(k)(x)添加到上述集合T的元素中，使k值加1。当包含在多项式集合T中的多项式数为预先设定的数m(m是2以上的整数)时，输出T，结束处理(图6中步骤S11～S17)。
在图6中，最初随机选择的多项式f(x)，由此如上所述，[数22]f(k)(x)≡(f(x))p(k-1)mod(xn-1)，k＝1，2，…，m
…(22)图6输出T成为T＝{f(1)(x)，f(2)(x)，…，f(m)(x)}，从而满足上述条件[(8)式以及(9)式]。另外，当使上述最初选择的多项式f(x)中非零项的数目为w时，包含在T中的各个多项式具有全部w个非零项。
在由作为图6的输出的m个多项式f(1)(x)，f(2)(x)，…，f(m)(x)构成的本实施例的纠错编码装置中，码位串的长度N是N＝nm，信息位串的长度K至少为n(m-1)以上。正确来说，是如上述那样在n(m-1)上加上f(1)(x)和xn-1的最大公约多项式的次数后所得的位数。
在p是2的情况下最小距离d为d＝w+1，权d的码位串数Ad至少是n(m-1)以上。很多情况下，将具有该最小权的码位串数的下界代入到(18)式而得到的数值在差错率比较低的情况(信道的SN比比较大的情况)下，给出了差错率特性非常好的近似。
另外，在p是2以外的情况下，权2w的码位串数至少是在m和2两项系数上乘以n所得到的数以上。很多情况下，将该权2w的码位串数的下界代入到(18)式而得到的数值在差错率比较低的情况(信道的SN比比较大的情况)下，给出了差错率特性非常好的近似。
下面，对具体的数值例进行说明。在本实施例中，取n＝255，m＝4，p＝4时，[数23]f5(x)＝x25+x33+x64+x114+x185f7(x)＝x6+x114+x132+x168+x218+x230+x241…(23)由上式中的f5(x)，得出[数24]f(k)(x)≡(f5(x))4(k-1)mod(x255-1)，k＝1，2，3，4…(24)作为在图6所述处理的输出，能得到例如T＝{f(1)(x)，f(2)(x)，f(3)(x)，f(4)(x)}。
这4个多项式满足上述条件[(8)式以及(9)式]。这时，码位串的长度N为1020位，信息位数K为769位，编码率大约是0.754，最小距离为10以下，权10的码位串数A10为1530以上。
如果把这些带入(18)式，算出差错率，则可知为了使译码后的误码率达到10-12，需要每1位的信噪比大约是5.6分贝，这可通过应用迭代译码方式来实现。采用迭带译码，即使是为了达到这以下的误码率的信噪比也能简单地计算出来。
下面，由(23)式中的f7(x)得出[数25]f(k)(x)＝(f7(x))4(k-1)mod(x255-1)，k＝1，2，3，4…(25)作为图6中所述处理的输出，和所述的f5(x)的情况相同，能得到T＝{f(1)(x)，f(2)(x)，f(3)(x)，f(4)(x)}。这4个多项式满足上述条件[(8)式以及(9)式]。这时，码位串的长度N、信息位数K、编码率和上述的f5(x)的情况完全相同，分别是1020、769、0.754，可是最小距离和f5(x)的情况不同，为14以下。另外，权14的码位串数A14是1530以上。
如果把这些带入(18)式，计算出差错率，则可知为使译码后的误码率达到10-12，需要每1位的信噪比大约是5.0分贝，这可通过应用迭代译码方式来实现。采用迭带译码，即使是对于为达到这以下的误码率的信噪比也能简单地计算出来。
在译码后误码率是10-12的情况下，和由上述f5(x)构成的情况相比，有望实现提高0.6分贝的编码增益，另一方面，在译码后误码率是10-6的情况下，和由上述f5(x)构成的情况相比能发现有0.4分贝的编码增益恶化。此时，可选择符合通信系统要求的纠错编码装置，本实施例中的纠错编码装置通过多项式的选择，能达到这种广泛要求。
工业实用性本发明能用作在卫星通信或者移动通信系统等为了满足降低所需功率、使天线小型化等系统结构方面的要件的纠错技术，或者可用作用于提高关于磁记录等存储装置的可靠性的纠错技术。
权利要求
1.一种使用低密度奇偶校验码的纠错编码装置，其特征在于，具有m-1个多项式乘法装置，分别输入被分割成m-1个(m表示2以上的整数)由长度为n(n表示2以上的整数)的位串构成的块和一个由长度为(n-r)(r表示从1到n之间的整数)的位串构成的块的信息位串中的所述长度为n的块，进行多项式乘法运算，分别输出长度为n的位串序列；加法装置，对所述m-1个多项式乘法装置的各输出进行加法运算；多项式除法装置，对所述长度为(n-r)的块和所述加法运算装置的输出结果进行多项式除法运算，输出长度为r的冗余位串序列。
2.如权利要求1所述的纠错编码装置，其特征在于，所述多项式除法装置和所述多项式乘法装置包含使寄存器和连接在该寄存器的异或电路多个逐级连接的电路，为了使该异或电路的输出逻辑非反相或者反相，根据规定的多项式运算通过确定连线设定该异或电路的输出逻辑。
3.如权利要求2所述的纠错编码装置，其特征在于，将在由2的2S次方个(S为正整数)元素构成的有限域的部分集合中取m次幂所得的值相一致、并且在由2的S次方个元素构成的有限域的轨迹通过由与零以外的值一致的元素构成的集合来确定的多项式中为极小的极小多项式作为指定所述多项式除法装置内连线的连线多项式，将被其他有限域的部分集合确定的多项式的所述极小多项式的商多项式作为指定所述多项式乘法装置内连线的连线多项式。
4.如权利要求2所述的纠错编码装置，其特征在于，随机选择对所述多项式除法装置内的连线进行指定的连线多项式，使各个指定所述m-1个多项式乘法装置内连线的m-1个连线多项式通过所述随机选择的多项式相互之间进行不同的取幂来确定。
5.一种使用低密度奇偶校验码的纠错编码方法，其特征在于，在m-1个(m表示2以上的整数)的多项式乘法装置中，分别输入倍分割成m-1个由长度为n(n表示2以上的整数)的位串构成的块和一个由长度(n-r)(r表示从1到n之间的整数)的位串构成的块的信息位串中所述长度为n的块，进行多项式乘法运算，分别输出长度为n的位串序列，在加法装置中对所述m-1个多项式乘法装置的各输出进行加法运算，在多项式除法装置中，对于所述长度为(n-r)的块和所述加法装置的输出结果进行多项式除法运算，输出长度为r的冗余位串序列。
6.如权利要求5所述的纠错编码方法，其特征在于，将在由2的2S次方个(S为正整数)元素构成的有限域的部分集合中取m次幂后的值相一致、并且在由2的S次方个元素构成的有限域的轨迹通过由与零以外的值一致的元素构成的集合确定的多项式中为极小的极小多项式作为指定所述多项式除法装置内连线的连线多项式，将被其他有限域的部分集合确定的多项式中的所述极小多项式的商多项式作为指定所述多项式乘法装置内连线的连线多项式。
7.如权利要求5所述的纠错编码方法，其特征在于，随机选择对所述多项式除法装置内的连线进行指定的连线多项式，使各个指定所述m-1个多项式乘法装置内连线的m-1个连线多项式通过所述随机选择的多项式相互之间进行不同的取幂来确定。
全文摘要
本发明提供了一种纠错编码装置，使装置结构简单，通过迭带译码能以接近最佳的精度进行译码，并且误差底板区域的特性评价即使不通过计算机实验也能通过简单的计算式进行。多项式乘法块(1)的n－1次多项式乘法装置(12－1～12－(m－1))使为纠错编码而被分块化信息位串进一步分割成m－1个长度为n的块和一个长度为(n－r)的块(m、n表示2以上的整数，r表示从1到n之间的整数)，输入被分割的各信息位串中长度为n的块，输出相同长度的序列。r次多项式除法装置(2)输入n－1次多项式乘法装置(12－1～12－(m－1))的各输出的加法运算的结果和长度为(n－r)的块，输出长度为r的冗余位串序列。
文档编号G06F11/10GK101080874SQ20058004320
公开日2007年11月28日 申请日期2005年11月29日 优先权日2004年12月15日
发明者神谷典史 申请人:日本电气株式会社