一种基于纠错码与低轮aes的加密方法及系统的制作方法
【技术领域】
[0001]本发明涉及数据加密技术领域，尤其涉及一种基于纠错码与低轮AES的加密方法及系统。
【背景技术】
[0002]AES (高级加密标准)编码提出于2000年，是一种主流的分组密码加密标准。其每次固定加密128比特数据；针对不同的加密强度，可以选择长度为128、192、256比特的密钥，分别对应了 10、12、14轮加密计算。其每一轮加密计算包含了轮密钥加、S-box变换、行移位、列混合操作，最后一轮没有列混合操作。
[0003]以最简单的10轮AES为例，为了满足日益增长的数据带宽需求，10轮的AES编码通常采用若干个轮加密模块串行或并行来提高性能，由此需要较多的计算资源，在某些资源受限场合下会产生较大的设计困难。
[0004]另外，在很多应用场合下(包括但不限于通信、存储领域)，数据会有一定概率出现随机错误。此时，纠错码生成模块是必须的模块之一。纠错码技术作为一种线性编码，但其本身不具备好的加密性能。
【发明内容】
[0005]本发明的目的是提供一种基于纠错码与低轮AES的加密方法及系统，可以在具有误码、需要纠错的应用中以较小的计算资源消耗(包括软件计算时的CPU时间消耗，硬件计算时的面积、功耗消耗)实现较好的AES加密性能。
[0006]本发明的目的是通过以下技术方案实现的:
[0007]一种基于纠错码与低轮AES的加密系统，该系统包括:
[0008]低轮AES加密模块，用于利用获取到的AES高级加密标准密钥对输入的数据进行低轮AES加密，获得AES密文数据；
[0009]纠错码编码模块，用于根据AES密文数据长度与纠错码长度的差值，生成一个该差值长度的纠错码编码密钥，并将该纠错码编码密钥与AES密文数据拼接后进行纠错编码，获得纠错码编码结果；舍弃该纠错码编码结果中的纠错码编码密钥，获得经过加密及纠错后的数据。
[0010]进一步的，所述低轮AES加密模块采用7轮加密器流水化编码加密，或者最少至I轮并循环利用的加密器进行流水化编码加密。
[0011]进一步的，该系统中设有若干组低轮AES加密模块与纠错码编码模块，组与组之间并行执行加密与纠错码编码任务。
[0012]一种基于纠错码与低轮AES的加密方法，该方法基于前述的系统实现，其包括:
[0013]利用获取到的AES高级加密标准密钥对输入的数据进行低轮AES加密，获得AES密文数据；
[0014]根据AES密文数据长度与纠错码长度的差值，生成一个该差值长度的纠错码编码密钥，并将该纠错码编码密钥与AES密文数据拼接后进行纠错编码，获得纠错码编码结果；舍弃该纠错码编码结果中的纠错码编码密钥，获得经过加密及纠错后的数据。
[0015]进一步的，低轮AES加密时，采用7轮加密器流水化编码加密，或者最少至I轮并循环利用的加密器进行流水化编码加密。
[0016]进一步的，该方法还包括:并行执行若干组数据的加密与纠错码编码任务。
[0017]由上述本发明提供的技术方案可以看出，将纠错码编码与低轮AES加密结合到一起的加密方法，为同时具有纠错与加密需求的应用提供了一种低计算资源消耗、高安全性的加密方法。
【附图说明】
[0018]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0019]图1为本发明实施例一提供的一种基于纠错码与低轮AES的加密系统的示意图；
[0020]图2为本发明实施例一提供的用于具有纠错、加密需求的硬盘时的示意图；
[0021]图3为本发明实施例一提供的具有纠错、加密需求的网络数据传输时的示意图；
[0022]图4为本发明实施例二提供的一种基于纠错码与低轮AES的加密方法的流程图。
【具体实施方式】
[0023]下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0024]实施例一
[0025]本发明实施例一提供的一种基于纠错码与低轮AES的加密系统，该系统主要包括:
[0026]低轮AES加密模块，用于利用获取到的AES高级加密标准密钥对输入的数据进行低轮AES加密，获得AES密文数据；
[0027]纠错码编码模块，用于根据AES密文数据长度与纠错码长度的差值，生成一个该差值长度的纠错码编码密钥，并将该纠错码编码密钥与AES密文数据拼接后进行纠错编码，获得纠错码编码结果；舍弃该纠错码编码结果中的纠错码编码密钥，获得经过加密及纠错后的数据。
[0028]如图1所示，数据输入后依次经过低轮AES加密模块11与纠错码编码模块12进行上述处理后，获得并输出经过加密及纠错后的数据。
[0029]本发明实施例的方案适用于数据会有一定概率出现随机错误的场合。本方案中包含一个或若干个纠错码模块(可采用不同的纠错码算法)，以及一个或若干个低轮AES加密模块，在提供纠错功能的同时提供加密功能。
[0030]本发明实施例中，AES加密模块为缩减轮数之后的AES加密模块(加密算法可采用通用AES轮加密算法)，以较小的计算资源消耗实现较好的AES加密性能。示例性的，为了满足不同情况下的性能需求，低轮AES加密模块可以7轮加密器流水化编码加密，也可以采用最少至I轮加密器(但要循环利用)进行流水化编码加密。同时，也可以多个低轮AES加密模块并行，以达到更高的性能要求。
[0031]本发明实施例中，纠错码模块可以采用通用的纠错码编码算法。为了让纠错码具有相应的保密能力，对纠错码需要采用添加一组纠错码密钥，并设计相应的机制。
[0032]示例性的，以(10230,9790)的RS码为例说明，标准的(10230,9790)的RS码，其输入数据为9790比特，编码后输出数据长度为10230比特，其输出格式为在原9790比特数据之后添加了 440比特冗余校验数据。本发明所述的RS码编码模块输入