专利名称：具有多媒体和网络处理功能的SoC芯片的制作方法
技术领域：
本实用新型属于具有图象压缩和网络远程传输功能的芯片，特别涉及一种采用片上系统(System On Chip，缩写为SoC)集成设计技术开发的SoC芯片。
背景技术：
多媒体技术与网络技术的有机结合满足信息化社会人们对各种信息的大量需求。网络多媒体技术的迅速发展，加速了多种网络多媒体技术的应用，如视频会议系统、数字视频监控系统、多媒体电子邮件、视频点播(VOD)、远程多媒体数据库等。随着微处理器技术的发展和嵌入式操作系统的日益广泛的应用，嵌入式系统以其高速响应、高度自动化、功能易于扩展等独特优势已成为计算机工业新的增长热点。
目前嵌入式多媒体系统最常用的硬件方案是CPU加上一个DSP构成核心处理芯片，其中DSP完成语音编解码、视频解压缩等算法，CPU完成高层的协议管理和控制功能，CODEC、SLIC等外部物理接口芯片完成通信线路的的连接，外部存储器芯片用于存放程序和数据。上述多芯片结构既影响系统运行的可靠性，也给使用带来不便。由于嵌入式多媒体系统的大量出现，现在已经有TI、Philips、WINDSPEED、ST等多家公司推出芯片组或单芯片来实现图象压缩和网络远程传输，但所推出的芯片组或单芯片价格较高。
发明内容
本实用新型的目的在于克服现有技术的不足，提供一种具有多媒体和网络处理功能的SoC芯片，此种芯片兼具图象压缩和网络远程传输功能，不仅构成的系统可靠性高，而且性价比高。
本实用新型所述SoC芯片提供软核和固核两种方式，对于软核采用verilog HDL语言描述和设计系统，对软核进行资源、速度、时序、功耗等方面的优化，最后形成IP固核。如果用户需要硬核方式，可采用altera公司的hardcopy工艺方法，提供类似硬核的SOC芯片。该芯片置有与internet连接的网络接口、存储器控制器、图像解码编码器和具有数字信号处理和JTAG实时调试功能的嵌入式CPU核，上述器件和电路均通过片内Wishbone总线相互连接，并受嵌入式CPU核的控制与调度。
为了扩充其功能，还可增置用于实现无CPU干预的高速数据传送的DMA控制器、音频接口、视频接口、串行接口、Flash控制器、PCI接口、1553B控制器、SPI控制器、PIO接口，上述器件和电路均通过片内Wishbone总线相互连接，并受嵌入式CPU核的控制与调度。
本实用新型以现场可编程门阵列芯片为基础芯片，所述嵌入式CPU核以openrisc1200开源CPU为基础，改进和优化其5级整数流水线性能，增加DSP专用指令，增加H.264编解码硬件加速器，增加JTAG实时调试功能，增强openrisc1200的指令抗干扰能力，并开发和集成多种外设IP以构成实用系统。其中，嵌入式CPU核的算术逻辑单元利用现场可编程门阵列芯片中内置的硬件乘法器优化DSP类指令中的乘法操作。
图像解码编码的标准有多种，为了提高图像的压缩比和压缩后图象质量，选用了H.264图像解码编码标准，并设计了支持H.264标准的图像解码编码器。
本实用新型具有以下有益效果1、片内总线采用wishbone总线，便于设计，它的信号十分直接，如果需要可以很容易被其它接口所采用；Wishbone总线完全公开、完全免费，易于推广。
2、嵌入式CPU以openrisc1200原型进行优化和改进，而openrisc1200开源CPU性价比很高，并已有成功的商业应用，因此，采用对openrisc1200 CPU的改进来设计本芯片的嵌入式CPU，使CPU的可靠性得到更好地保障。
3、本实用新型所述SOC芯片开发和集成了多种外设IP，可以构成完整的实用系统。
4、本实用新型所述SOC芯片提供软核和固核两种方式，对软核进行资源、速度、时序、功耗等方面的优化，最后形成IP固核，可以达到更佳的性价比，5、由于选用了H.264图像解码编码标准，并设计了支持H.264标准的图像解码编码器，因而提高了多媒体图像的压缩比和压缩后的图象质量。
6.相对于多芯片结构，本实用新型所述SOC芯片系统运行更可靠，使用更方便。
图1是本实用新型所述具有多媒体和网络处理功能的SoC芯片的一种结构示意图；图2是本实用新型所述具有多媒体和网络处理功能的SoC芯片的又一种结构示意图；图3是嵌入式CPU核的一种结构示意图；图4是本实用新型所述SoC芯片在外设A和外设B之间进行DMA传输的示意图。
图中，1-Wishbone总线、2-网络接口、3-嵌入式CPU核、4-存储器控制器、5-图像解码编码器、6-DMA控制器、7-音频接口、8-视频接口、9-串行接口、10-Flash控制器、11-PCI接口、12-1553B控制器、13-SPI控制器、14-PIO接口。
具体实施方式
实施例1本实施例所述SoC芯片以现场可编程门阵列芯片(FPGA)为基础芯片，采用片上系统集成方法制备，FPGA芯片可以采用美国altera公司的Cyclone、CycloneII芯片(如EP1C20、EP2C35)，或美国xilinx、lattice公司生产的的芯片。
本实施例所述SoC芯片的结构如图1所示，置有与internet连接的网络接口2、存储器控制器4、图像解码编码器5和具有数字信号处理和JTAG实时调试功能的嵌入式CPU核3；图像解码编码器5符合H.264标准，片内总线选用Wishbone总线，上述器件和电路均通过片内Wishbone总线1相互连接，并受嵌入式CPU核3的控制与调度。其图像解码编码器5实现对视频信号的压缩和解压缩，网络接口实现数据的远程传送，存储器控制器4控制外部存储器的读写时序。
嵌入式CPU核3在openrisc1200开源CPU的基础上改进而成，改进之处为优化5级整数流水线性能，增加DSP专用指令，增加H.264编解码硬件加速器，增加JTAG实时调试功能，增强openrisc1200的指令抗干扰能力，开发和集成多种外设IP以构成实用系统。其中，嵌入式CPU核的算术逻辑单元利用现场可编程门阵列芯片中内置的硬件乘法器优化DSP类指令中的乘法操作。嵌入式CPU核的结构如图3所示，图中包括指令缓存和数据缓存，指令存储器管理单元和数据存储器管理单元，大大提高了指令和数据的处理效率；嵌入式CPU核3作为wishbone总线的主端口，其通过系统总线接口控制各种片内或片外部件；嵌入式CPU核3内置的定时器可以产生周期性中断信号，以满足操作系统的时间调度要求；嵌入式CPU核3内置的调试接口符合JTAG标准，为芯片提供一种低成本的在线调试手段。
实施例2本实施例所述SoC芯片的结构如图2所示，与实施例1不同之处是增设了用于实现无CPU干预的高速数据传送的DMA控制器6、音频接口7、视频接口8、串行接口9、Flash控制器10、PCI接口11、1553B控制器12、SPI控制器13和PIO接口14，上述器件和电路均通过片内Wishbone总线1相互连接，并受嵌入式CPU核3的控制与调度。其PCI接口11，用于连接PCI设备，实现该SOC芯片和计算机PCI总线的数据传输；1553B总线广泛使用在航空测试设备和仪器上，通过该SOC芯片的1553B控制器12，可以方便快捷的连接各种符合1553B总线规范的测试设备，便于组成多功能的自动测试系统。该系统还在Wishbone总线上实现了一些标准的通用的接口和控制器，比如可编程输入输出接口PIO 14和SPI控制器13，其中PIO接口可用于实现对用户自定义逻辑的控制，SPI控制器可以控制相应接口连接符合SPI规范的片内或片外部件。
其中音频接口7、视频接口8和串行接口9都可以通过DMA方式进行传输，这样可以大大提高数据的吞吐量和提高嵌入式CPU核3的工作效率。DMA控制器6有一个从端口和两个主端口，其中一个主端口用于和外设A完成数据传输，另一个主端口用于和外设B完成数据传输，还有一个从端口用于和嵌入式CPU核3进行通信，使得嵌入式CPU核可以通过该从端口对DMA进行控制和管理。该DMA控制器内部主要包括六个寄存器两个起始地址寄存器，两个地址增量寄存器，一个传输模式寄存器和一个传输长度寄存器。其中起始地址寄存器用于保存DMA方式数据传输的起始地址，地址增量寄存器用于设置地址增量(该地址增量寄存器是以字节为单位，因此可以选择1，2，4，其分别对应8位，16位和32位的数据传输)。下面结合图4说明本实施例所述SoC芯片如何通过DMA方式在外设A和外设B之间进行数据传输(假设数据由外设B传至外设A)首先，嵌入式CPU核3通过它的一个主端口(图中未标出)向DMA控制器6的从端口发起通信，对DMA控制器中的起始地址寄存器、地址增量寄存器、传输模式寄存器和传输长度寄存器进行相应的设置；完成对DMA控制器的配置后，嵌入式CPU核3启动DMA控制器6工作；然后DMA控制器6在无需嵌入式CPU核3干预下，按照起始地址寄存器中的设置从外设B的指定地址读取数据，将读取的数据传至DMA控制器中的FIFO(first input first output memory)，然后DMA控制器6通过其与外设A相连的主端口将FIFO中的数据传送至外设A，数据传输过程中，地址增量和传送数据长度分别由地址增量寄存器和传输长度寄存器进行控制。传输完成后，DMA控制器6通过中断请求信号向嵌入式CPU核3发出中断请求，表示已经完成一次DMA传输，并释放对外设或存储器的总线控制权。然后，嵌入式CPU核3响应来自DMA控制器6的中断请求，对中断请求进行处理。至此，完成一次正常的DMA传输。
本实用新型的具体结构不限于上述实施例，可以根据用户的需要置入电子器件、模块和电路。
权利要求1.一种具有多媒体和网络处理功能的SoC芯片，其特征在于所述芯片置有与internet连接的网络接口(2)、存储器控制器(4)、图像解码编码器(5)和嵌入式CPU核(3)，上述器件和电路均通过片内Wishbone总线(1)相互连接，并受嵌入式CPU核(3)的控制与调度。
2.根据权利要求1所述的具有多媒体和网络处理功能的SoC芯片，其特征在于所述芯片还置有用于实现无CPU干预的高速数据传送的DMA控制器(6)、音频接口(7)、视频接口(8)、串行接口(9)、Flash控制器(10)、PCI接口(11)、1553B控制器(12)、SPI控制器(13)、PIO接口(14)，上述器件和电路均通过片内Wishbone总线(1)相互连接，并受嵌入式CPU核(3)的控制与调度。
3.根据权利要求1或2所述的具有多媒体和网络处理功能的SoC芯片，其特征在于以现场可编程门阵列芯片为基础芯片，嵌入式CPU核(3)的算术逻辑单元利用现场可编程门阵列芯片中内置的硬件乘法器优化DSP类指令中的乘法操作。
4.根据权利要求1或2所述的具有多媒体和网络处理功能的SoC芯片，其特征在于图像解码编码器(5)为符合H.264标准的图像解码编码器。
5.根据权利要求3所述的具有多媒体和网络处理功能的SoC芯片，其特征在于图像解码编码器(5)为符合H.264标准的图像解码编码器。
专利摘要一种具有多媒体和网络处理功能的SoC芯片，置有与internet连接的网络接口、存储器控制器、图像解码编码器和嵌入式CPU核，上述器件和电路均通过片内Wishbone总线相互连接，并受嵌入式CPU核的控制与调度。还可以增置用于实现无CPU干预的高速数据传送的DMA控制器、音频接口、视频接口、串行接口、Flash控制器、PCI接口、1553B控制器、SPI控制器和PIO接口，以扩充芯片的功能。相对于多芯片结构，此种SOC芯片系统运行更可靠，使用更方便。
文档编号G06F13/40GK2886683SQ20062003383
公开日2007年4月4日 申请日期2006年4月17日 优先权日2006年4月17日
发明者植涌, 王勇, 苟旭, 孙曼 申请人:四川大学