专利名称：：访问存储器的方法以及数据处理系统的制作方法
技术领域：
：本发明一般涉及数据处理系统，特别是涉及一种用于集成电路微处理器和微型计算机的片选(chipselect)逻辑电路。
背景技术：
：在很多情况下，为了提供某些功能，集成电路微处理器必须与其它集成电路器件连接在一起。典型地，使用微处理器和其它集成电路的系统设计者将采用"胶水逻辑(gluelogic)，，来从该微处理器自身产生的地址和总线控制信号产生所需的片选信号。这种附加逻辑明显增加了所设计的系统的成本，并可能降低系统性能，因而非常不希望釆用这种附加逻辑。80186(亦^f皮称作iAPX186)，可从地处加利福尼亚州SantaClara的Intel公司购得，是一种具有用于产生片选信号的内部逻辑的集成电路微处理器。片选逻辑具有有限的对地址范围进行编程的能力，对于该地址范围，7个可能的片选中的每一个都是有效的，并且上述片选逻辑能够可编程地把等待状态插入总线周期，对于这些总线周期，每个片选是有效的。1992年9月29日授权的JohnA丄angan和JamesM.Sibigtroth的美国专利5,151,986号中揭示了一种具有板载片选逻辑的集成电路微处理器的另一个例子。所揭示的片选逻辑包括一个控制寄存器，利用该控制寄存器能够对数个片选输出中的每一个的时序、极性和等待状态的数目单独编程。由JamesB.Eifert等人在1995年9月5日授权的美国专利5,448,744号中讲授了一种具有高灵活性的板载片选逻辑的集成电路微处理器。由Eifert等人讲授的片选逻辑提供了极大的灵活度，这是通过允许根据是否一个访问周期的属性(例如，该周期是读还是写)匹配于一个可编程的属性而有条件地触发片选信号来实现的。与把片选逻辑集成到微处理器集成电路上有关的一个主要问题涉及数据处理系统中低功耗和高速外围器件访问的竟争性要求。典型的片选方法要求一些地址译码以及属性或任选项匹配(optionmatch)。为了降低功耗，在使能外围器件芯片使能或片选(本文称之为"CE")之前，执行全部的地址和任选项匹配。需要被用来影响片选的总线周期，例如译码地址以及匹配任选项信息的周期，缩短了器件访问的可用周期。一种提高访问速度的方法是连续认定一个器件片选信号(CE)，从整个访问时间中去除地址译码和CE认定时间。但是，CE的连续认定导致功耗增加，并且不能扩展到广泛的器件类型。&再者，被频繁访问的￥件连续花费总线周期，以匹配地址信息并认定CE。同样，被频繁访问的器件保留使能的消耗功率。需要增加器件访问可用的周期的数目，同时减少数据处理系统的功耗。一种灵活的解决方法将适用于多种器件，例如具有内部地址产生的存储器件、流水线突发闪烁存储器件以及异步存储器件。与把片选逻辑集成到微处理器集成电路上有关的另一个主要的关注点涉及向用户提供足够的灵活度。"胶水"逻辑的使用是极端灵活的，这是因为系统设计者在用微处理器的存储器映射、时序以及片选信号自身的其它特点为每个外部器件布局时具有宽范围。这种灵活度是很有用的，这是因为对于特定的外部器件，可能的系统设计和片选要求的变化是很大的。在一个集成片选单元中提供足够的灵活度，同时把该单元的尺寸压缩在合理的限度之内是相当困难的。外围器件具有多种特点和要求，通过釆用芯片使能或片选(CE)信号和输出使能(OE)信号，使一种类型的外围器件与微处理器同步工作。片选信号用来指示待访问的特定器件，并且输出使能信号用来使该访问同步。因此，器件访问需要附加的总线周期以调整同步。其它的器件具有慢速总线接口逻辑，并在CE的"非"操作之后要求附加的时间，以允许同步的OE响应以及特定于每一器件类型的任意数目的功能。需要增加数据处理系统中片选信号定时的灵活度，为广泛的外围器件的有效的系统设计创造条件。进一步讲，各种结构具有不一致的需求，在一个数据处理系统中协调起来是困难的。在很多模块系统中，存在多个与各种器件进行通信的CPU。在单一数据处理系统中，对于高速緩存类型结构和预取结构，通常需要附加的模块和逻辑来调整事物处理。需要在一个数据处理系统中增加一致性并使冗余度最小，使其灵活地适应于系统设计。
发明内容根据本发明，数据处理系统具有一个脉冲串片选模块，它解决了高速存储器访问和低功耗性能的竟争性利害关系。根据本发明的一个方面，片选电路允许用户为某一特定应用确定功率/性能比。一个高性能的芯片使能(HPCE)信号是功能上可编程的，以在最后的有效器件访问之后，根据一个访问占空比(dutycycle)保持对于一个预定数目的总线周期的认定。该访问占空比考虑了对某一特定的器件的潜在的访问次数。每次访问上认定HPCE而不匹配，消除了与地址译码和片选认定有关的时钟周期，从而增加了访问一个器件的速度。在一个例子中，在下列4种情况保持对HPCE的认定总是、决不、在有效的地址匹配之后4个周期或者在一个有效的匹配之后8个周期。另外，为了进一步提高访问速度，开始一个推测性访问，而不考虑任何匹配准则。这里，当为了访问而把一个器件触发时，在接收访问生效之前，脉冲串片选通过认定一个负栽脉冲串地址(LBA)信号，开始一个存储器访问。在数据处理系统确定访问哪一个器件的同时，推测性访问允许器件准备访问。在下一次对另一个器件访问的地方，推测性访问被放弃。对于数据处理系统，不需要有放弃步骤，这是因为并没有实际的访问而仅有器件准备。本发明的另一方面允许可编程片选"非"操作。在一个实施例中，在给出更慢的存储器附加时间以停用的一个数据确认信号之前的一个总线周期，可以对片选信号进行"非"操作。更早的片选信号"非"操作提供了一种与具有同步输出使能要求的器件接口的有效方法，并且提供了附加的总线解耦时间。根据本发明的另一方面，脉沖串地址发生器(BAG)模块具有一个可编程传输模式，既适用于高速緩存类型结构也适用于预取类型结构。这种双应用能力提高了系统设计的灵活度水平。根据与传输类型相对应的可编程终止条件，BAG用一个数据确认信号来终止一个总线周期。终止条件可以是一个预定数目的数据传输(例如2,或是一个物理边界(例如2(N)-1)，并且允许在一个外部存储器件的一行的中间的访问。对于高速緩存类型传输，脉冲串计数器确定何时达到高速緩存线宽的限制(即高速緩存线满了)，并且作为响应，认定一个数据确认信号。预取类型的结构釆用一个地址递增器来检测行边界的交叉，并作为响应，认定一个数据确认信号。在一个实施例中，为不具备地址递增能力的器件外部地提供脉沖串地址。本发明以广泛的解决方案和应用，解决了高速访问和低功耗这一对矛盾的要求。本发明是一种灵活的方法，增加了器件访问的速度，同时考虑了系统设计的过程。概要在下面的描述中，陈述多个特定的细节，例如特定的控制寄存器位长度等，以提供对本发明的全面理解。但是，本发明可以不需要这些特定的细节而被实施，这一点对于技术人员来讲是显而易见的。在其它例子中，为了不使本发明由于不必要的细节而难以理解，已经以方框图的形式表示了电路。对于大部分，有关时序考虑以及诸如此类的细节已经被省略，因为取得对本发明的全面理解不需要这些细节，并且这些细节是在相关
技术领域：
的普通技术人员的知识面之内。专用名词术语"总线"将被用来代表多个信号或导线，它们可以被用来传输一种或多种类型的信息，例如数据、地址、控制或状态。当提及一个信号、状态位或类似的装置(aparatus)分別进入它的逻辑真或逻辑假状态时，术语"认定"和"非操作"将被使用。如果逻辑真状态是逻辑电平"l",那么逻辑假状态将是逻辑电平"O"。并且如果逻辑真状态是逻辑电平"0",那么逻辑假状态将是逻辑电平"l"。图1是以方框图的形式图解说明一个根据本发明的数据处理系统。图2以方框图的形式图解说明图1中的片选电路的第一部分。图3图解说明了一个图2中的HPCE状态机器的状态图。图4图解说明了一个图2中的BCS状态机器的状态图。图5图解说明了一个有助于理解图2中的片选电路第一部分的工作的时序图。图6采用一部分以方框图的形式，另一部分以逻辑图的形式图解说明图2中的脉冲串地址发生器。图7图解说明一个图1中的片选电路的第二部分的方框图。图8图解说明一个有助于理解图2中的片选电路的第二部分的工作的时序图。具体实施方式参照图1-图7将更全面地理解本发明。图l以方框图的形式图解说明一个数据处理系统20。数据处理系统20通常包括一个经由外部总线24与异步存储器26和同步存储器28相连的数据处理器22。此外，数据处理器22包括片选电路，该电路把3个片选信号提供给异步存储器26，并且把4个片选信号提供给同步存储器28，下文将更详细地描述这一点。数据处理器22通常包括一个经由内部总线36连接至数据处理器22的各种其它部件的中央处理单元(CPU)32。这些其它部件包括内部器件34、一个外部总线接口(EBI)38和一个片选电路40。CPU32可以采用任何常规的CPU结构，例如复杂指令集计算机(CISC)、精筒指令集计算机(RISC)、数字信号处理器(DSP)或任何其它的已知结构。内部器件34代表附加的功能，例如输入/输出外设、中断控制器、定时器等等。EBI38适用于把传导于内部总线36上的地址和数据信号耦连至外部总线24，用于向/从异步存储器26、同步存储器28以及其它可能被连接至外部总线24的器件发送/接收数据。片选电路40是一个集成片选信号发生器，它能够触发信号以驱动实际的物理存储器芯片。例如，片选电路40提供3个用来与异步存储器26接口的信号，用"CE1"、"OEl"和"WEl"表示。这些信号分别构成了常规集成电路存储器的芯片使能、输出使能和写使能输入。片选电路40还能够访问同步存储器器件，并且为了访问这些器件，提供了4个被标为"CE2"、"LBA2"、"OE2"和"WE2"的信号。除了分别构成一个存储器集成电路的常规芯片使能、输出使能以及写使能输入之外，片选电路40还提供信号LBA2，把它用作一个同步周期起始信号。在某些情况下，同步存储器28将是一个脉冲串的存储器件，在这种情况下，信号LBA2将成为一个脉冲串访问的开始的信号。注意为了方便本发明的讨论，图1中省略了片选电路40通常将提供的附加片选信号。图2以方框图的形式图解说明图1中的片选电路40的第一部分50。部分50通常包括一个基地址寄存器51、一个任选项寄存器52、一个基地址比较器53、一个脉冲串状态机器54以及一个任选项寄存器56。基地址寄存器51存储代表着与部分50有关的区段的基地址和尺寸的位，并且把它们作为一个输入提供给基地址比较器53。基地址比较器53还具有一个第二输入，用于接收在内部总线36上传导并被标记为IADDR(23:15)的地址的关键位。基地址比较器53还具有一个控制输入，用于从内部总线36接收一个被标为"ICYS"的周期起始信号。响应于信号ICYS的触发，基地址比较器53把IADDR(23:15)与来自基地址寄存器51的基地址相比较。基地址比较器53触发一个被标为"MATCH"的输出信号以表明由关键地址位IADDR(23:15)所代表的地址处在基地址寄存器51所定义的范围内。任选项寄存器52是一个16位寄存器，它包括几个定义着与该区段有关的可编程特征的位。在下面表I中图解说明这些位的定义。表I<table>tableseeoriginaldocumentpage11</column></row><table>任选项寄存器52的大多数位完成与片选电路有关的常规功能。但是，HPCE字段允许用户针对低功耗和高性能间的优化折衷，有选择地裁剪他们的系统。HPCE字段确定访问另一个区段的周期的数目，对于该区段，脉冲串状态机器54保持信号CE有效。当HPCE字段被设置为00时，对于4个对另一个区域的连续访问，脉冲串状态机器保持信号CE有效。在一个对另一个区段的第5个连续的访问的开始时，脉冲串状态机器使信号CE失效。再者，如果对这个区段的访问出现在第5次访问开始之前，那么脉沖串状态机器54重新从零开始计数。编码01类似于编码00，不同处只是脉冲串状态机器54对于8个连续的对另一个区段的访问保持信号CE有效，并且在第9个对另一个区段的连续访问开始时使信号CE失效。编码IO使脉冲串状态机器54在一个周期结束时总是使信号CE失效，即使下一个周期还在这个区段也如此。最后，编码ll使脉沖串状态机器在第一次访问这个区段以后连续保持信号CE有效，直到该芯片被复位。编码00和01的可用性允许用户可编程地设置片选电路40以在低功率和高性能之间做出折衷，该折衷对于应用是最佳的。可能影响上述选择的因素包括在一个循环中指令的平均数目、该区段是一个代码还是一个数据区段等。脉冲串状态机器54是一个访问状态机器，它根据一个对与部分50有关的区段的匹配产生片选输出信号。这些片选输出信号包括一个被标为"HPCE，，的芯片使能信号、一个被标为"BAA，，的脉冲串地址超前信号、一个被标为"BWE"的脉冲串写使能信号、一个被标为"LBA"的负载脉冲串地址信号、一个被标为"BOE，，的输出使能信号。此外，BCS状态机器70输出一个被标为"BCLK"的总线时钟信号。为了实现这个功能，脉冲串状态机器54被连接至内部总线36，并且从中接收地址信号IADDR(5:1)。此外，脉冲串状态机器54把两个被标为"DTACK，，和"BTACK"的信号提供给内部总线36，这两个信号分别通知CPU32—个访问周期或该脉冲串的每个字的传送的终止。脉冲串状态机器54包括两个状态机器，它们对于本发明的理解是重要的。这两个状态机器是HPCE状态机器60和BCS状态机器70。根据本发明，HPCE状态机器60被用于实现芯片使能机理，其中，芯片使能信号可以在周期之间保持有效以缩短访问时间，并且在周期之间用户可以有选择地在功耗和访问时间中求所衷。此外，BCS状态机器70一支用于推测性地发出信号LBA以响应于由HPCE状态机器60根据其历史作出的有关是否很可能遇到一个对该区段的访问的预测。附加地包含在脉冲串状态机器54中的是一个脉冲串地址发生器(BAG)55，它向内部总线36提供信号DTACK,并产生脉冲串地址值以形成呈现于外部总线24上的低位地址。第二寄存器-任选项寄存器56是一个16位寄存器，它所包括的几个位用于定义与脉冲串片选有关的可编程特征。任选项寄存器56向脉冲串状态机器54和PIN功能逻辑提供脉冲串片选信息。在下面的表II中图解表示了这些位的定义。表II<table>tableseeoriginaldocumentpage13</column></row><table>与任选项寄存器52相同，任选项寄存器56的大多数位实现与片选电路有关的常规功能。但是，BAG模式字段允许用户在高速緩存类型结构和预取类型结构之间进行选择。很多带有多于一个CPU的数据处理系统兼有多种结构类型。用户对BAG模式字段编程，以根据内部结构选择预取类型或高速緩存类型。当指示预取类型的BAG模式位被清除时，脉冲串地址发生器(BAG)55通过在一个由存储器的物理尺寸确定的模数边界(modulusboundary)处认定信号DTACK来终止一个总线周期。通常情况下，模数边界是一个增量地址的函数。当指示高速緩存类型的BAG模式位被设定时，BAG55通过在一个预定次数的数据传送之后认定信号DTACK来终止一个总线周期。这个预定次数典型上是由存储器器件的尺寸、高速緩存线路的长度以及外部和内部总线的容量来确定的。下面将参照图6进一步讨论BAG判定和任选项。图3图解说明图2中的HPCE状态机器60的一个状态图。HPCE状态机器60能够假设两个状态61和62之一。与状态61和62有关的是状态变换64、65、66和67。状态61被标为"CE—OFF",并且表示与该区段有关的芯片使能成为失效的条件。只要不存在匹配或无论何时有了一个由状态变换64表示的复位。HPCE状态机器60保持在状态61。在复位无效的同时，无论何时存在一个对该区段的匹配，或者如果任选项寄存器1指示决不对信号CE进行"非"操作并且复位无效，则HPCE状态机器60变换至被标为"CE一ON，，的状态62，并且由状态变换65来表示该变换。只要HPCE状态机器60保留在状态62，片选电路40即连续保持芯片使能信号有效。由状态变换66来表示这个条件，如果下列两个条件中的任一个是真，就出现状态变换66:首先，当复位无效时，如果任选项寄存器52表明决不对芯片使能信号进行"非"操作(HPCE-11);或者，第二，如果或者4个(HPCE-00)或者8个(HPCE-01)总线周期的任选项寄存器52指示的周期尚未期满并且复位无效。注意在本实施例中执行了4个或8个周期，这是因为仅仅两个位可用来编码不同的条件，但是在其它实施例中，可以得到附力口的选择。当下列3个条件中的任意一个出现时，HPCE状态机器60返回CEJ3FF状态61:首先，如果与CE一ON周期有关的定时器已经期满；第二，如果任选项寄存器52指示总是应该对CE进行"非"操作(HPCE-11);或者第三，如果复位出现。注意HPCE状态机器60可以用常规逻辑电路实现，正如技术上众所周知的那样。然而请注意一个用于对自从对该区段的最后一次访问后已经流逝的周期数目进行计数的独立的硬件定时器是最佳的。在这种情况下，如果在状态62，一旦每个周期被启动，HPCE状态机器60将递减定时器，并且每当存在一个对与HPCE状态机器60有关的区段的匹配时重新加载该计数器。图4说明了一个与BCS状态机器70有关的并且包括状态71-76以及状态变换80-85和90-92的状态图。状态71被标为"MO"并且代表BCS状态机器70的空闲状态。注意在状态MO71中，如果HPCE状态机器60处于CE—ON状态62，那么BCS状态机器70随着一个访问周期开始的出现而触发信号LBA。注意只要不存在对该区段的地址匹配，BCS状态机器70就停留在MO状态71。如果BCS状态机器70识别一个#_标为"EBR"的外部总线请求，那么它也停留在MO状态71。当BCS状态机器70识别一个地址匹配时，它离开MO状态71。当检测到一个地址匹配时，如果HPCE状态机器60处在CE一ON状态62，同时BCS状态机器70处在MO状态71,并且如果没有外部总线请求，那么BCS状态机器70作出转换80，进入被标为"M1/M3"的状态72。Ml/M3状态72开始存储器访问，而在触发信号HPCE中没有延迟。注意如果HPCE状态机器60处于CE—OFF状态61中，同时BCS状态机器70处于状态MO71中，一个匹配出现，并且没有外部器件正在请求总线，那么BCS状态机器70作出转换90进入一个被标为M1W的状态75，并且进一步作出转换91进入被标为"M2W"的状态76，以便在访问开始之前通过信号HPCE的触发来最初启动存储器。在"M1W"状态75中，信号LBA被触发，并且一个对M1W状态75的转换90对应于HPCE状态机器60的转换65。一个附加的半个时钟周期出现，通过转换91进入M2W状态76,然后通过状态转换92进入M1/M3状态72。一旦处于M1/M3状态72中，存储器访问以一种常规方式进行。BCS状态机器70停留在M1/M3状态72中，同时对于一个最小的总线周期时间的初始等待状态正在期满。BCS状态机器70在Ml/M3状态72中停留了半个时钟周期的最小值，但是可能在Ml/M3状态72中停留附加的等待状态，由变换81表示。BCS状态机器70作出转换82进入一个被标为"M2/MW，，的状态73,以开始一个发送的数据阶段。在M2/MW状态73中，BCS状态机器70触发信号BTACK和BAA。注意信号BTACK被提供给内部总线36，以识别脉冲串的一段或"跳动"的终止。注意在脉冲串发送的数据阶段期间，在任选项寄存器52中的脉冲串数据定时位确定是否存在等待状态，并且如果脉冲串数据定时位被设定，那么，仅每隔一个时钟周期触发信号BTACK和BAA。BCS状态机器70在数据传送之前，在规定的等待状态数目的期满时，作出转换83进入被标为"M5/M3"的状态74，并且在M5/M3状态74中实际地传送数据。如果有保留在脉冲串中的数据的附加跳动，那么BCS状态机器70作出转换84回到状态73。在该脉冲串的末端，BCS状态机器70作出转换85回到MO状态71，并且触发信号DTACK至内部总线36。图5图解说明一个与脉冲串状态机器54有关的时序图。图5中所示的是几个对于理解本发明重要的信号，包括信号HPCE和LBA。图5中所示的其它信号是总线时钟信号BCLK;被标为"FC"的功能代码信号；被标为"ADDR，，的地址信号；被标为"BREQ"的总线请求信号；任选项寄存器52的MSIZE位；一个被标为"R/W，，的读/写信号；信号BAA;—个被标为"BOE"的输出使能信号；一个被标为"BWE"的写使能信号；一组被标为"DATA"的16位数据信号；一个被标为"IDTACK，，的内部锁定数据传送确认信号；以及一个被标为"IBTACK，，的内部锁定脉冲串段终止信号。这些信号中的大多数的操作是常规的，并且仅仅那些与本发明相关的信号将被深入讨论。注意在图5中，脉冲串时钟BCLK的状态对应于BCS状态机器70中的状态。图5图解表示了两个连续的脉冲串访问。在这两个脉冲串访问的第一个期间，HPCE状态机器60处于CE—OFF状态61中，并且在脉冲串访问的第二个期间，HPCE状态机器60处于CE_ON状态62中。这样，图5图解表示了由于是否CE—ON或CE_OFF被表明的差别而反映在状态机器60和70中的差别。注意与CE—OFF相对应的第一个访问期间，信号LBA在与图4中的状态75和76相对应的M1W期间被触发。但是请注意在第二个脉冲串访问期间不存在与状态75和76相对应的状态，从而在MO状态71期间信号LBA被触发o在第二个访问期间，因为HPCE状态机器60已经处于与CE_ON相对应的状态62中，所以推测性地触发信号LBA。偶然情况下，访问将不在该区段，以致于将不需要信号LBA。但是，信号LBA的推测性触发利用一个全部的时钟周期改善了第二个访问的周期时间，从而通过从被用来启动存储器的系统中消除一个等待状态来提高系统性能。注意在图示的实施例中，HPCE状态机器60被用作决定是否推测性地触发信号LBA的机理。但是，在其它实施例中可以采用其它的机理，这些机理是根据对该区段的访问的历史。例如，另一种机理能够利用对该区段访问的相对频率，以一种类似于在高性能微处理器中所釆用的分支预测的方式来预测下一次访问该区段的机率。参照图6，脉沖串地址发生器(BAG)55由两个模数计数器、地址递增器101和脉冲串计数器102组成，并被连接至内部总线36、MUX103以及MUX104。地址递增器101在内部总线36的一部分上接收一个匹配信号和一个被标为IADDR(5:1)的初始地址。地址递增器101还接收一个BTACK信号，该信号被用于递增被存储在地址递增器101中的地址。当地址递增器101指示一个存储器边界(例如存储器行的末尾)时，一个边界检测信号被提供给多路器(MUX)103。BAG55具有控制MUX104以在外部总线24上输出脉冲串地址的逻辑。BAG55在一个脉沖串周期期间产生每个单个的脉冲串地址，并且根据结构要求终止脉冲串周期。BAG55在地址递增器101中锁定起始脉冲串地址，并且在每次BTACK被认定时，把脉沖串地址递增一个单字或一个增量IADDR(l)。通过在外部总线24上提供脉冲串地址(例如地址或IADDR(5:1)的脉冲串部分)，满足了对于每个数据发送要求一个递增的脉冲串地址的脉冲串器件。为了便于地址准备，MUX104被从IADDR(5:1)提供一个脉冲串起始地址，并且被从地址递增器101提供一个递增的脉冲串地址。任选项寄存器52中流水线闪烁的存储器类型选择表明是否把递增的地址或脉沖串起始地址提供给外部地址总线24。流水线闪烁信息提供给MUX104,并且在提供给外部总线24的连续的脉冲串起始地址或递增的脉冲串地址的产生之间进行选择。另一个实施例可以，用于根据系统要求，例如来自数据处理器、控制寄存器状态的信号，或来自外部器件的信号，来确定外部地址预备。注意另一个实施例可以具有各种长度的重要的脉沖串地址，并且所提供的数据信息的数量可以是预定的或者是可编程的。注意地址位的高位部分被提供给外部总线24。BAG55中脉冲串周期的终止或者取决于地址递增器101中所达到的物理地址，或者取决于脉沖串计数器102中所计数的脉冲串发送的数目。在预取模式操作中(BAG模式-0),如果脉冲串周期访问存储器位置(21^1)，那么DTACK信号的内部认定使总线周期终止。注意在开始于地址2N的下一个总线周期中，DTACK信号的这种认定重新开始。在本发明的一个实施例中，对于没有物理边界限制的脉冲串器件，根据表I，这个字段被编程以选择脉沖串的长度，这里，在由器件边界位所表明的数据的数目传送之后，脉冲串周期被终止。在高速緩存模式操作中(BAG模式-l),BAG在2~数据传送上终止脉沖串事物处理，而不考虑脉冲串地址。匹配信号和BTACK信号两者也都被提供给脉冲串计数器102。BAG模式位指示将执行的事物处理的类型是高速緩存类型还是预取类型。在任选项寄存器56中，BAG模式位的认定指示一个对脉沖串计数器102和MUX103的高速緩存访问。响应于匹配信号，脉冲串计数器102初始化，并对一个由高速緩存线路尺寸确定的预定数目的数据传送进行计数。脉冲串计数器102利用一个对MUX103的限制检测信号，指示对于高速緩存的一条线路数据传送已经完成。注意MUX103既为预取模式的边界检测也为高速緩存模式的限制检测产生IDTACK信号，这里，BAG模式位指示事物处理方式。对于高速緩存方式事物处理，BAG模式位还使能脉冲串计数器102。图7以方框图的形式图解表示图1中的片选电路40的第二部分110。部分110通常包括基地址寄存器111、一个任选寄存器112、一个基地址比较器113以及一个异步状态机器114。基地址寄存器111存储包含与部分110有关的区段的基地址和尺寸的位，并把它们当作一个输入提供给基地址比较器113。基地址比较器113还具有第二输入，用于接收在内部总线36上传导的、被标为IADDR(23:15)的地址的关鍵位。基地址比较器113触发一个被标为"匹配"的输出，该输出指示由关键地址位IADDR(23:15)所代表的地址处于基地址寄存器111所定义的范围内。任选项寄存器112包括几个用于定义与区段有关的可编程特征的位。下面在表III中图解表示了这些位的定义。表III<table>tableseeoriginaldocumentpage20</column></row><table>异步状态机器114是一个访问状态机器，它根据对与部分110有关的区段匹配来产生一个被标为"CSi，，的片选输出信号。通过在任选项寄存器112中恰当地设定STRB和R/W位，这个片选输出信号可以被编程为CE、WE或OE。异步状态机器114包括一个DTACK发生器电路120，它通过向内部总线36提供信号IDTACK来终止访问周期。DTACK发生器电路120接收信号MATCH,并根据为任选项寄存器112的DTACK字段编程的周期的数目来产生信号IDTACK。根据本发明的一个方面，如果在任选项寄存器112中NEGATEEARLY位被设定，那么异步状态机器114在周期中的提早有选择地对信号CSi进行"非"操作。参照图8会更好地理解这个方面，图8图解表示了一个总线周期的时序图。图8中所示的是6个半个时钟周期，它们构成了一个最短长度的总线周期的3个完整的时钟周期，被标为"S0"、"S1"、"S2"、"S3"、"S4，，和"S5"。S0之前半个时钟，当CPU32触发信号ICYS时，该周期开始。作为响应，如果在任选项寄存器112中STRB位表明应该与地址选通信号同步地触发信号CSi，那么可在周期Sl期间，在一个被标为"tl"的时间点触发信号CSi。在NEGATEEARLY被设定为0的"正常，，工作期间，在状态S5中的总线周期末端，在一个被标为"t3"的时刻，使信号CSi失效。在不存在等待状态的一个周期期间的时间点t3(状态S5),并且在存在两个等待状态的另一个周期期间的时间点t6(状态S5)，利用信号CSi的使来表示这个"正常，，工作。但是，在这种定义下，在任选项寄存器112中，通过把NEGATEEARLY位设定为1时，在状态S3中信号CSi提早一个时钟周期失效。注意如果等待状态的数目等于1或大于1，并且总线周期正常地终止(即在部分110之前，在没有总线错误或另一个阻塞返回信号DTACK的情况下周期终止)，信号CSi才提早失效。这样，图8仅仅表示了存在两个等待状态的第二访问期间，信号CSi的提早。在这个访问中，在时间点t5，亦在状态S3期间，对信号CSi进行"非，，操作。被插入的等待状态的数目不影响总线状态，在该总线状态中提早对信号CSi进行"非"操作(S3);信号CSi在整个等待周期中一直被认定，然后在先于最终的时钟周期的一个时钟周期时进行"非，，操作。在以一个最佳实施例的形式描述了本发明的同时，技术人员将明显地看到，本发明可以被以多种方式修改，并且可以假设很多实施例，而不是上文明确提出和描述的实施例。例如，被用于推测性地确定是否触发信号LBA并保持芯片使能信号有效的机理，在各个实施例中可以互不相同。因此，打算用附带的权利要求覆盖所有落入本发明的主旨和范围内的对本发明的所有修改。权利要求1.一种访问存储器(26，28)的方法，其特征在于以下步骤确定一个访问是高速缓存类型访问还是预取类型访问；接收一个周期起始信号；以及响应于接收上述周期起始信号，如果访问是高速缓存类型访问，则在对预定数目的数据传送进行计数后，认定一个数据确认信号，并且如果访问是预取类型访问，则在一个递增地址的预定模数边界认定一个数据确认信号。2.根据权利要求1的方法，其特征还在于以下步骤其中如果访问是高速緩存类型访问，则在一个模式字段存储第一值，并且如果访问是预取类型访问，则在该模式字段存储第二值。3.根据权利要求1的方法，其特征还在于以下步骤如果访问是预取类型访问，则在一个可加栽的计数器中对该递增地址进行递增。4.一种访问存储器的方法，包括步骤检测对存储器的第一区域的第一访问，并作为响应在上述第一访问期间激活一个片选信号；在上述第一访问之后，在预定数量的第二访问时间内保持上述片选信号有效，其中上述预定数量的第二访问的每一个是针对与上述第一区域不同的区域；响应于对上述不同区域的第三访问去激活上述片选信号，其中上述第三访问在上述预定数量的第二访问之后立即进行；以及存储一个定义上述预定数量的值。5.—种访问存储器的方法，包括步骤在一个可选寄存器中存储一个代表预定数量的第二访问的值；检测对存储器的第一区域的第一访问，并作为响应在上述第一访问期间激活一个片选信号；在上述第一访问之后，在预定数量的第二访问时间内保持上述片选信号有效，其中上述预定数量的第二访问的每一个是针对与上述第一区域不同的区域；响应于对上述不同区域的第三访问去激活上述片选信号，其中上述第三访问在上述预定数量的第二访问之后立即进行。6.—种访问存储器的方法，包括步骤选择第一数量的访问周期，其中上述第一数量的访问周期是一个非零数值；检测对存储器的第一区域的第一访问，并作为响应在上述第一访问期间激活一个片选信号；在上述第一访问之后，在上述第一数量的访问周期内保持上述片选信号有效，其中上述第一数量的访问周期的每一个是针对与上迷第一区域不同的区域；以及响应于对上述不同区域的第三访问去激活上述片选信号，其中上述第三访问在上述第一数量的访问周期之后立即进^f亍。7.—种访问存储器的方法，包括步骤接收指示一个访问开始的周期开始信号；响应于上述访问的开始确定上述访问是高速緩存类型访问还是预取类型访问；响应于接收到上述周期开始信号启动一个突发传送；如果上述访问是高速緩存类型访问，则计数一个预定数量的数据传送，并作为响应认定一个数据确认信号；如果上述访问是预取类型访问，则将地址信号递增，并在一个递增的地址跨越一个预定的模数边^:后认定上述数据确认信号；以及响应于上述数据确认信号终止上述突发传送。8.—种访问存储器的方法，包括以下步骤探测存储器访问的开始；预测是否所述存储器访问将针对预定的区段；如果预测所述存储器访问将针对所述预定的区段则激活第一片选信号；以及检查所述存储器访问的地址以确定所述存储器访问是否事实上针对所述预定的区段；如果基于所述检查步骤确定所述存储器访问是针对所述预定的区段，通过激活第二片选信号来完成所述存储器访问；以及如果确定所述存储器访问是针对所述预定的区段以外的第二区域，通过保持所述第二片选信号不被激活来终止所述存储器对所述预定的区段的访问。9.一种数据处理系统，包括中央处理单元；用于外部通信的外部总线接口；耦连于中央处理单元的内部总线接口；用于产生突发访问的突发地址电路，其包括用于计数突发增量的突发计数器单元；可选寄存器，它有至少一位与传送模式相关；以及其中响应于一个周期开始信号，如果与传送模式相关的所述至少一位是第一值，则所述突发地址电路初始化所述突发计数器单元，并认定一个数据确认信号，以在所述突发计数器单元计数了预定数量的数据传送之后指示在突发传送中第一周期的结束，而如果与传送模式相关的所述至少一位是第二值，则所述突发地址电路认定所述数据确认信号，以指示在一个递增地址的预定模数边界处在所述突发传送中第一周期的结束。全文摘要本发明用于解决高速存储器访问和低功耗性能的竞争性利害关系。数据处理系统(20)具有高性能片选(HPCE)信号，该片选信号是功能上可编程的，以根据一个访问占空比在预定数目的总线周期内保持被认定。一个任选项寄存器(52)中的位允许用户以下列几种方式对用于所保持的认定进行HPCE编程总是，决不，或者最后一个有效的地址匹配之后许多周期，它允许用户在高速访问和低功耗之间确定折衷点。数据处理系统还在事务处理结束之前的一个总线周期提供可编程的片选信号非值，给予外部设备额外的时间在下一个总线周期开始之前从当前总线周期断开。数据处理器还具有脉冲串地址发生器(BAG)(55)，其具有可编程的事务处理模式，可同时应用于高速缓存和预取结构类型。文档编号G06F12/08GK101266580SQ20081009923公开日2008年9月17日申请日期1997年7月24日优先权日1997年7月24日发明者丹尼尔·W·皮克尼斯,安托尼·M·雷普尔德,小肯尼斯·L·迈克英泰尔,斯蒂芬·P·林德奎斯特申请人:自由度半导体公司