专利名称：内容定址存储器及其设计方法
技术领域：
本发明涉及内容定址存储器设计(Content-Addressable Memory，CAM)。
背景技术：
通常设计CAM使得使用者可供应包含各种数据线的数据总线(例如查表数据)，且 CAM搜寻具有项目(entries)的表格已决定数据总线的所有数据线是否匹配表格内相关数 据总线的项目的所有比较线。假如所有数据线匹配项目的所有比较线，则有“击中”，且CAM 回送匹配的项目的地址。假如数据线的任何一个没有匹配比较线的任何一个，则称为“未 击中”，且CAM没有回送任何地址。各种CAM单元设计方法包括匹配线与晶体管，每个关联 一个比较线。假如所有数据线击中，匹配线维持在它原来电平(例如高电平)。然而，假如 在数据线中有未击中，关联未击中线的晶体管放电匹配线，例如下拉到地端。有放电也有充 电。放电与充电匹配线是动态的，这些CAMs共同称为动态CAMs。动态CAMs通常缓慢，可能 制造噪声，在高频时导致时序问题及/或需要额外电路作非同步应用。许多动态CAMs也需 要时钟脉冲电路，以用于匹配放电、比较操作、数据查表等等。查表数据以及匹配线放电需 要高功率，且动态CAMs的匹配线可能导致电流泄漏、感应困难及与邻近匹配线的弱电容耦
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发明内容
为了解决现有技术的问题，本发明实施例提供一种内容定址存储器。内容定址存 储器包括一项目，该项目包括多个数据线；多个CAM单元，所述多个CAM单元的每个包括 一输出以在各自的输出端输出一逻辑状态，在各自输出端的该逻辑状态关联于各自CAM单 元的各自数据线的一逻辑状态以及存储在各自CAM单元的数据；以及一总合电路，具有多 个输入及以一输出，该总合电路的所述多个输入的每个适用于接收所述多个CAM单元的其 中一个的一输出，根据所述多个CAM单元的每个的输出的逻辑状态，该总合电路适用于输 出一逻辑状态在总合电路的输出。本发明实施例提供一种内容定址存储器。内容定址存储器包括多个项目，一项目 包括一多个CAM单元且关联一总合电路，该总合电路包括多个阶的逻辑栅及多个输入，每 个输入接收多个CAM单元的一输出；以及多个数据线，每个数据线关联一项目的所述多个 CAM细单元的各自一个，该项目的各自的CAM单元的一输出的一逻辑状态相关于各自数据 线的一逻辑状态及存储在各自的CAM单元的数据。本发明实施例的一种内容定址存储器。内容定址存储器包括一第一 CAM单元，包 括一第一存储器，适用于存储第一数据、一第一比较器，以及一逻辑栅的一第一半个电路， 该逻辑栅是一总合电路的一部分；一第一数据线，该第一比较器适用于接收存储在该第一 存储器的该第一数据及该第一数据线上的数据；一第二 CAM细单元，包括一第二存储器，适 用于存储第二数据，一第二比较器，以及该逻辑栅的一第二半个电路，该逻辑栅是该总合电 路的一部分；以及一第二数据线，该第二比较器适用于接收存储在该第二存储器的该第二
4数据以及该第二数据线的数据。本发明实施例的一种设计内容定址存储器的方法。此方法包括使用一项目，该项 目包括多个CAM细单元且关联一总合电路，该总合电路包括多个阶的逻辑栅以及多个输 入，每个输入接收一 CAM单元的输出；以及在该总合电路的一阶中选择逻辑栅达到奇数输 入脚位，所以一输入脚位与一输出脚位共用一电路布局子插槽。本发明的电路可操作在较高频率且以较少时间实施它的功能，并有效地利用电路 布局插槽。为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附 附图，详细说明如下。
图1根据揭示的实施例显示一个CAM ；图2根据实施例显示以晶体管实施NAND栅的图1的CAM的总合；图3显示具有两个输入的图2的总合；图4根据实施例显示以晶体管电平实施NOR栅的图1的CAM的总合；图5显示具有两个输入的图4的总合；图6根据实施例显示图1的CAM作为NAND栅的总合；图7根据实施例显示具有八个输入且实施于不同电平的组合电路的图6的总合；图8根据实施例显示被变更为适用于十二个输入的图7的总合；图9根据实施例显示被变更为适用于十八个输入的图7的总合；图10根据实施例显示图1的CAM作为NOR栅的总合；图11根据实施例显示实施于不同电平的组合电路的图10的总合；图12根据实施例显示说明CAM单元的第二实施例的电路；图13根据实施例显示说明电路布局的图像；以及图14说明相对揭示实施例的电路布局的缺点的图像。其中，附图标记说明如下100 内容定址存储器；E 项目；B CAM单元；M 存储单元；C 比较器；S 总合电路；D 数据线；200 NAND 电路；300 NAND 电路；400 NOR 电路；500 NOR 电路；600 NAND 栅；700 总合电路；800 总合电路；900 总合电路；1000 NOR栅；1100 总合电路；1200 总合电路；1300 电路布局图像；1400 电路布局图像；E 项目；B CAM单元；M 存储单元；C 比较器；
S 总合；D 数据线；P ρ型晶体管；N η型晶体管；PP ρ型晶体管；NN η型晶体管；NA NAND 栅；NO NOR 栅；SL 插槽；SSL 子插槽；
具体实施例方式附图中揭示的各种实施例或范例使用特定语言描述。可了解到，并不是要借此限 制发明的范围。揭示的实施例的任何变化与变更，以及文件中揭示的原理的进一步应用对 于本领域普通技术人员而言是可轻易想到的。附图标记可能在实施例中重复使用，即使它 们共用同样附图标记，但未必是一个实施例的特征应用到其他实施例。图1根据揭示的实施例显示一个CAM。基于描述目的，电路100包括j个项目E，每 个包括i数目的CAM单元B。每个CAM单元B关联一个存储单元M以及一个比较器C。为 求简化，只有显示CAM单元B (1，1)的细节，但是其他CAM单元B包括与CAM单元B (1，1)相 似的组件。比较器C的输出Cout也作为CAM单元B的输出。根据实施例，CAM单元B的存储单元M可能是不同形态的存储器，举例来说，包括 SRAM (静态随机存取存储器)、DRAM(动态RAM)、快闪RAM、PRAM(相位RAM)、RRAM(暂存器 RAM)等等。CAM 100接收i个查表数据线(例如线Dl到D (i))，可能称为数据总线。关联项目 E的每个数据线D关联一个CAM单元B。当接收数据线(例如线Dl到D (i))上的数据，比 较器C比较存储单元M的数据与接收的数据D。以相关于项目E(I)的范例来说，每个比较 器C(l，l)到C(I，1)比较存储单元M(l，l)到M(I，1)的对应数据与接收数据D (1)到D(i)。 以相关于CAM单元B(1，1)的范例来说，比较器C(l，l)比较存储单元(1，1)内的数据与数 据D⑴。于一实施例中，假如存储单元M(l，l)的数据与数据D(I)相同，则比较器C(l，l) 在线Cout(l，l)上回传击中(例如高电位)，且假如在存储单元M(l，l)的数据不同于数据 D(l)，则比较器C(l，l)在线Cout(l，l)回传未击中(例如低电位)。关于CAM单元B(2，l)， 假如存储单元M(2，l)的数据与数据D(2)相同，则比较器C(2，l)在线Cout(2，l)上回传击 中(例如高电位)，且假如在存储单元M(2，l)的数据不同于数据D(2)，则比较器C(2，l)在 线Cout(2，l)回传未击中(例如低电位)。关于CAM单元B(i，l)，假如存储单元M(i，l)的 数据与数据D(i)相同，则比较器C(i，l)在线Cout(i，l)上回传击中(例如高电位)，且假 如在存储单元M(i，l)的数据不同于数据D(i)，则比较器C(i，l)在线Cout(i，l)回传未击 中(例如低电位)。假如在存储单元M(l，l)到M(i，l)的所有数据与关联项目E (例如项目 E(D)的数据D(I)到D(i)相同，则会有关联项目E(I)的击中。举例来说，假如在所有CAM 单元B(l，l)到B(i，l)(例如所有线Cout(l，l)到Cout(i，l)是击中)之中有一个击中，则 总合S(I)在线Sout⑴上回传击中(例如低电平)。假如任何CAM单元B (1，1)到CAM单 元B(i，l)都是未击中(例如任何低电位)，则总合S(I)在线Sout⑴上回传未击中(例如 高电位)。根据实施，假如有一或更多击中项目，CAM 100回传地址。本领域普通技术人员将认知到总合S (例如总合S(I))作用为NAND栅，因为当总 合S(I)的输入都是高电位时回传低电位，当至少一个输入是低电位时回传高电平。上述范例仅是说明目的，可用各种其他相容电路实施总合S，例如AND、0R、N0R以及其等效电路。此 外，本领域普通技术人员将任知道AND的输出是NAND的反相(例如AND是NAND加上一个 反相器在NAND输出，反之亦然)。此外，总合S(例如S(I))实施成NAND以在比较器C的输 出Cout与有源逻辑高作用。也就是说，假如有击中则Cout是高电位。然而，假如在Cout 的逻辑电平是有源低则可能实施NOR。举例来说，假如在Cout(l，l)到Cout(i，l)的所有数 据是低电位(例如有击中)，则Sout(I)是高电位，但是，假如Cout(l，l)到Cout(i，l)的任 何一个是高电位则Sout(I)是低电位。类似于NAND情况，OR可能借由放置反相器在NOR栅 输出而以NOR取代。上述关于项目E(I)的说明仅是说明目的。其他项目(例如项目E⑵ 到项目E(j))的运作类似于项目E(I)的运作。图2显示电路200，说明以晶体管实施NAND栅的总合S，例如总合S⑴的实施例。 每个输入IN(I)到IN(i)对应一对晶体管P与N (例如晶体管P(I)与N(I)到P(i)到N⑴)， 且接收图1(例如比较器Cout(l，l)到Cout(i，l))的比较器C的对应输出。输出NANDout 对应图1(例如Sout(I))的输出Sout0基于说明目的，以图3的电路300所示的两个输入NAND栅说明电路200。假如输 AIN(I)与IN⑵是低电位，则晶体管P(I)与P(2)是导通且晶体管N(I)与N(2)是截止。 因为晶体管N(I)与N(2)是截止，没有电流通过电流路径CP，且输出NANDout连接到晶体管 P(I)与P(2)的Vdd，因此是高电位。假如输入IN(I)是低电位，且输入IN⑵是高电位，则 晶体管P(I)是导通，晶体管N(I)是截止，晶体管P(2)是截止，而晶体管N(2)是导通。因 为晶体管N(I)是截止，没有电流经过电流路径CP，Vdd经由晶体管P(l)，输出NANDout是 高电位。假如输入IN(2)是低电位且输入IN⑴是高电位，则晶体管P(2)是导通，晶体管 N(2)是截止，晶体管P(I)是截止而晶体管N(I)是导通。因为晶体管N(2)截止，没有电流 经过电流路径CP，Vdd经由晶体管P (2)，输出NANDout是高电位。假如输入IN(I)与IN (2) 是高电位，则晶体管P(I)与P(2)是截止且晶体管N(I)与N(2)是导通。因为晶体管P(I) 与P(2)是截止，经由晶体管N(2)接地，输出NANDout是低电位。输出NANDout经由众所皆 知的反相器将提供AND功能。图4显示电路400，说明以晶体管电平实施NOR栅的总合S例如S(I)的实施例。 每个输入INN(I)到INN(i)对应一对晶体管PP与PN(例如晶体管PP(I)与NN(I)到PP(i) 与NN⑴)，以及接收图1(例如比较器Cout(l，l)到Cout(i，l))的比较器C的对应输出。 输出NORout对应图1 (例如Sout(I))的输出Sout0基于说明目的，以图5所示的两个输入NOR栅说明电路400。假如输入INN⑴与 INN⑵是低电平则晶体管PP(I)与PP(2)是导通且晶体管NN(I)与NN⑵是截止。因为 晶体管PP⑴与PP⑵是导通，电流经过电流路径CP，且输出NORout连接晶体管PP(I)的 Vdd，因此是高电位。假如输入INN⑴是低电位且输入INN(2)是高电位，则晶体管PP⑴ 是导通，晶体管NN(I)是截止，晶体管PP(2)是导通而晶体管NN(I)是导通。因为晶体管 PP⑴是截止所以没有电流经过电流路径CP，且经由晶体管INN⑴与INN⑵的接地，输 出NORout是低电位。假如输出INN(2)是低电位且输入INN(I)是高电位，则晶体管PP(2) 是导通，晶体管NN(2)是截止，晶体管PP(I)是截止，而晶体管NN(I)是导通。因为晶体管 PP(I)是截止所以没有电流经过电流路径CP，输出NORout是低电位。假如输入NN(I)与 NN⑵是高电位，则晶体管PP(I)与PP(2)是截止，且晶体管NN⑴与NN⑵是导通。因为晶体管PP(I)与PP⑵是截止，所以输出NORout是低电位。输出NORout经由众所皆知的 反相器将提供OR功能。图6显示以NAND栅600实施的总合S (例如总合S (1))。NAND栅600包括i个输 入IN(I)到IN(i)以及输出NANDout。NAND栅600对应晶体管电平之中的电路200。在揭示的各种实施例中，CAM 100所接收的数据总线D是相当大，也即有很多数据 线D(I)到D(i)或，换个方式描述，指标i是大的，且有很多线Cout将要输入到总合S(例 如总合S(l))。根据应用，揭示的实施例使用等效电路提供NAND栅600或200的功能。图7显示以NAND栅600实施电路700的总合S(I)的实施例。基于说明目的，电 路700包括八个输入(也即指数i等于八)。电路700包括四个2输入NAND栅的第一阶， 例如 NAND 栅 NA (1，1)、NA (1，2)、NA (1，3)及 NA (1，4)、两个 2 输入 NOR 栅 NO (2，1)与 NO (2， 2)的第二阶，以及一个2输入NAND栅NA (3，1)的第三阶。本领域普通技术人员将认知到电 路700与具有8输入的电路600相同，在此不再赘述。在揭示的各种实施例中，假如数据线D的数目增加则指数i增加且因此有额外的 输入给总合S。因此，在第一阶额外的NAND栅(例如織冊栅嫩(1，5)、嫩(1，6)等)可能 增加以适用这样的增量。假如增加这样NAND栅，在第二阶的NOR栅(例如N0(2，1)、N0(2， 2)等等)可能接收额外输入。举例来说，在图7，NOR栅(N0(2，1)、N0(2，2))的每个在阶 一(NA (1，1)、NA (1，2)、NA (1，3)、NA (1，4))白NAND栅接收两输入，假如增加额外的NAND栅 则1，5)、離冊栅嫩(1，6)等，则每个而1 栅而(2，1)、而(2，2)可变更到接收二、三或更多输 入。每个NOR栅N0(2，1)、N0(2，2)的可接受输入的数目是依据阶一被增加的NAND栅的数 目。可选替地，在阶二 (例如NOR栅NO (2，3)、NO (2，4)等等)的额外NOR栅可能增加到适 用于在阶一增加的NAND栅的数目。当NOR栅(例如N0(2，1)、N0(2，2))的输出的数目增 加，在阶三的NAND栅NA(3，1)可能变更到接收额外的输入。图8显示电路800，其中电路700的指数i由八增加到十二。因此，电路700包括 四输入IN(9)到IN(12)、在阶一的二个NAND栅NA(1，5)与NA(1，6)、在阶二的一个NOR栅 NO (2，3)。此外，在阶3的NAND栅NA (3，1)接收三个而不是来自阶二的NOR栅的两个输入。图9显示电路900，其中电路700的指数i由八增加到十八。因此，电路800包括 十个输入 IN(9)到 IN(18)，在阶二的一个 NOR 栅 NO (2，3)。此夕卜，NOR 栅 NO (2，1)、NO (2，2) 与增加的NOR栅NO (2，3)每个接收三个输入而不是两个。此外，在阶三的NAND栅NA (3，1) 也自阶二 NOR栅接收三个而不是两个输入。在揭示的各种实施例中，当在阶二的NOR栅的输出的数目增加，NAND栅NA(3，1) 的输入数目增加到适用于NOR输出的增加。根据应用，当输入的数目大于某一个数目，使得 NAND栅N(3，l)可能被变更为类似图6-图9所描述的总合S(I)的变更以适用于输入数目 的增加。也就是说，额外的阶(例如阶4、阶5、阶6等等)可能被增加到电路700、800、900 等等以实施电路600的功能。增加阶(例如阶4、阶5、阶6等等)可能类似于转换电路600 到700、800、900等等。也就是说，转换具有一阶逻辑栅的NAND栅成为具有各式阶的逻辑栅 的NAND电路。图10显示以NOR栅100实施的总合S (例如总合S(I))的实施例。NOR栅1000包 括IN⑴到IN⑴的i个输入及一个输出NORout，以及在晶体管电平的对应电路400。图 11显示以三阶逻辑栅实施的NOR栅1100，包括第一阶NOR栅、第二阶NAND栅及第三阶NOR栅。在每一阶输入到逻辑栅的输入的数目、每一阶的栅的数目以及在NOR栅1100的逻辑栅 阶的数目可能以类似于第7、8及9图所描述的NAND栅600的方式变换。图12显示电路1200，根据揭示的第二个实施例说明CAM单元。基于说明目的，电 路显示一个项目，例如关联八个数据线如数据D(I)到D(8)的数据总线的项目E(l)。在这 实施例中，八个CAM单元B (1，1)到B(8，l)提供八个线Cout (1，1)到Cout (8，1)至实施成 电路700的总合(例如总合S(I))的输入IN(I)到IN⑶。此夕卜，CAM单元B (例如B (1，1)、 B(2，1)、B(3，1)等等)及在第一阶(例如 NAND NA(1，1)、NA(1，2)、NA(1，3)等等)的 NAND 栅的一半电路建构CAM单元CC。为求简化，只有显示二个CAM单元CC(I)与CC(2)。此外， 假如NAND栅NA包括如图3说明的二个N晶体管与二个P晶体管，则CAM单元CC(例如，单 元CC(I))包括CAM单元B(例如CAM单元B(l，l))与关联N晶体管(例如N(I))与P晶 体管(例如P(D)的电路。同样地，CAM单元CC⑵包括CAM单元B (2，1)与关联N晶体管 N(2)与P晶体管P(2)的电路等等。在揭示的各种实施例中，在第一阶的NAND栅NA接收二个CAM单元CC，例如一个奇 数CAM单元CC (例如CAM单元CC⑴、CC (3)、CC (5)等等)，以及一个偶数CAM单元CC (例 如CAM单元CC(2)、CC(4)、CC(6)等等)作为输入。举例来说，NAND NA(Ll)接收二个CAM 单元CC(I)与CC (2)作为输入，NAND NA (1,2)接收二个CAM单元CC (3)及CC (4)作为输入， 且NAND NA(1,3)接收二个CAM单元CC (5)及CC (6)作为输入等等。图12基于说明目的显 示一个八输入总合S，假如项目E(例如E(I))接收超过八个输入，则在第一阶(例如NAND NA (1,5) ,NA (1,6) ,NA (1,7)等等)的每个额外NAND接收二个额外CAM单元CC。根据应用， 根据比较器的输出Cout与第一阶NAND栅之间的电路布局，在第一阶接收二个CAM单元作 为输入的NAND栅NA是一致的。它也提供有效的路线。图12基于说明目的显示一个CAM单元CC，包括一 CAM单元B与NAND栅NA的一半 电路。假如在第一阶的总合s(l，l)包括其他栅(例如NOR栅)则CAM单元CC包括CAM单 元B与NOR栅的一半电路。揭示的各种实施例相对其他方法是有利的，因为这些方法通常包括影响匹配线的 电压电平的预充电电路(例如晶体管)以决定项目是否有击中或未击中。时序必须被配置 到这样的放电或相对应的充电。此外，在各种情况，放电与充电的晶体管以及用于基本输入 的晶体管不能同时导通。举例来说，在一个截止之后另一个才导通。因为各种揭示的实施 例没有包括预充电电路，放电与充电的时序可用于电路的基本功能。电路可因此操作在较 高频率且以较少时间实施它的功能。揭示的各种实施例有效地利用电路布局插槽(layout slot)。基于说明目的，逻辑 栅如在第一与第三阶的NAND、在第二与第四阶的NOR等等包括η个输入及一个输出。在揭 示的各种实施例中，较适当的是η选择为奇数(例如1、3、5等)所以奇数输入η与输出建 构偶数。换言之，较适当的是揭示的各种实施例选择一个设计，以至于逻辑栅包括偶数I/O 脚位(输入/输出)。借由选择奇数输入(或偶数输入与输出脚位)，在揭示的各种实施例 中大部分会使用电路布局插槽。图13根据揭示的实施例显示图像1300。图像1300包括二插槽SL⑴与SL⑵。 插槽SL包括多个子插槽，每个子插槽可适用二脚位例如一个NANDNA的一对IO脚位。因此， NAND栅，例如具有四个IO脚位的ΝΑ(1，1)可利用一个插槽SL(I)的子插槽SSL(1，1)以及
9插槽SL (2)的子插槽SSL (2，1)。如所示，每个NAND栅NA的二个输入使同样插槽SL(I)的 子插槽SSL的二个脚位，然而第三输入与输出使用同样SL(2)的子插槽SSL的二个脚位。因 为NAND栅NA的IO脚位的数目是偶数，子插槽SSL不会完全利用。图14显示具有二输入 与一输出的NAND栅NA的电路布局。二输入使用一个子插槽SSL(2，1)而输出0使用一个 子插槽SSL(1，1)。如所示，子插槽SSL(1，1)的一部分是没有使用的因此相较揭示的实施例 是比较不具优势的。基于说明目的电路布局1300显示出有两个插槽。揭示的各种实施例 适用于具有多于两个插槽SL的电路布局。额外的插槽SL用于NAND栅NA的额外脚位。通 常，额外的插槽SL用于NAND栅NA的每个额外的二个IO脚位。举例来说，假如NAND栅NA 包括六个IO脚位，则额外的二个IO脚位将使用插槽SL(3)的子插槽。假如NAND栅NA包 括八个IO脚位，则额外的四个IO脚位将使用插槽SL(3)与SL(4)的子插槽等。揭示的实施例已经描述。可了解到可在不脱离发明的范围与精神下完成各种变 更。举例来说，基于说明目的，各种附图对指数i (例如i = 2，图3 ；图5 ;i = 8，图10 ;i = 12，图8等等)显示确定数字，当指数i操作为提供符合发明的范围与精神时，揭示的各种 实施例适用于不同指数i。第7、8、9、10等等显示三个阶的电路，但是各种实施例适用于额 外的阶，只要具有这额外阶的电路可实施基本电路的等效功能且符合发明的范围与精神。 一些晶体管为N型而其他是P型，但是揭示不限于这样的一个组态，因为选择晶体管形态 (例如NMOS或PM0S)是基于需要与方便等等的设计选择。以特定逻辑电平操作一些晶体 管(例如致动高电平，解致动低电平等等)说明一些信号，但是选择这样的电平与晶体管也 是设计选择，且揭示的各种实施例适用在各种设计选择以维持在此说明的发明的精神与范 围。虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普 通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护 范围当视所附的权利要求所界定的范围范围为准。
权利要求
一种内容定址存储器，即CAM，包括一项目，该项目包括多个数据线；多个CAM单元，所述多个CAM单元的每个包括一输出以在各自的输出端输出一逻辑状态，在各自输出端的该逻辑状态关联于各自CAM单元的各自数据线的一逻辑状态以及存储在各自CAM单元的数据；以及一总合电路，具有多个输入及以一输出，该总合电路的所述多个输入的每个适用于接收所述多个CAM单元的其中一个的一输出，根据所述多个CAM单元的每个的输出的逻辑状态，该总合电路适用于输出一逻辑状态在总合电路的输出。
2.如权利要求1所述的内容定址存储器，其中所述多个CAM单元的每个包括一存储单 元及一比较器，该存储单元存储数据在各自的CAM单元且该比较器提供该各自的CAM单元 的输出的逻辑状态。
3.如权利要求1所述的内容定址存储器，其中该总合电路包括多个阶的逻辑栅；其中 该多阶的逻辑栅的每个适用于实施一 NAND功能、一 AND功能、一 NOR功能与一 OR功能的至 少一个功能。
4.如权利要求1所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个 NAND栅、一第二阶，包括多个NOR栅以及一第三阶，包含多个NAND栅，在第二阶的所述多个 NOR栅的每个适用于接收第一阶的所述多个NAND栅的一或更多的输出当作输入，该第三阶 NAND栅适用于接收该第二阶的所述多个NOR栅的一或更多输出当作输入。
5.如权利要求1所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个NOR 栅、一第二阶，包括多个NAND栅以及一第三阶，包含多个NOR栅，在第二阶的所述多个NAND 栅的每个适用于接收第一阶的所述多个NOR栅的一或更多的输出作为输入，该第三阶NOR 栅适用于接收该第二阶的所述多个NAND栅的一或更多输出作为输入。
6.一种内容定址存储器，包括多个项目，一项目包括一多个CAM单元且关联一总合电路，该总合电路包括多个阶的 逻辑栅及多个输入，每个输入接收多个CAM单元的一输出；以及多个数据线，每个数据线关联一项目的所述多个CAM细单元的各自一个，该项目的各 自的CAM单元的一输出的一逻辑状态相关于各自数据线的一逻辑状态及存储在各自的CAM 单元的数据。
7.如权利要求6所述的内容定址存储器，其中所述多个阶包括一第一阶，包括多个 NAND栅、一第二阶包括多个NOR栅，以及一第三阶包括多个NAND栅。
8.如权利要求6所述的内容定址存储器，其中所述多个阶包括一第一阶，包括多个NOR 栅、一第二阶包括多个NAND栅，以及一第三阶包括多个NOR栅。
9.一种内容定址存储器，包括一第一 CAM单元，包括一第一存储器，适用于存储第一数据、一第一比较器，以及一逻 辑栅的一第一半个电路，该逻辑栅是一总合电路的一部分；一第一数据线，该第一比较器适用于接收存储在该第一存储器的该第一数据及该第一 数据线上的数据；一第二 CAM细单元，包括一第二存储器，适用于存储第二数据，一第二比较器，以及该 逻辑栅的一第二半个电路，该逻辑栅是该总合电路的一部分；以及一第二数据线，该第二比较器适用于接收存储在该第二存储器的该第二数据以及该第 二数据线的数据。
10.如权利要求9所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个 NAND栅、一第二阶，包括多个NOR栅，以及一第三阶，包括一 NAND栅。
11.如权利要求9所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个 NOR栅、一第二阶，包括多个NAND栅，以及一第三阶，包括一 NOR栅。
12.—种设计内容定址存储器的方法，包括使用一项目，该项目包括多个CAM细单元且关联一总合电路，该总合电路包括多个阶 的逻辑栅以及多个输入，每个输入接收一 CAM单元的输出；以及在该总合电路的一阶中选择逻辑栅达到奇数输入脚位，所以一输入脚位与一输出脚位 共用一电路布局子插槽。
13.如权利要求12所述的方法，其中该总合变路包括一第一阶，包括多个NAND栅，紧接 着一第二阶，包括多个NOR栅，紧接着一第三阶，包括一 NAND栅。
14.如权利要求12所述的方法，其中该总合电路包括一第一阶，包括多个NOR栅，紧接 着一第二阶，包括多个NAND栅，紧接着一第三阶，包括一 NOR栅。
全文摘要
本发明公开了一种内容定址存储器及其设计方法，该静态内容定址存储器(CAM)包括多个项目E。每个包括多个CAM单元B与一总合S。每个CAM单元B关联一存储单元M与一比较器C。通常，CAM接收查表数据线的i个输入。当接收数据，存储单元M提供比较数据给CAM细单元B内的比较器C以比较该比较数据与接收的数据。假如比较数据匹配项目的所有接收数据线，则有一个集中给那个项目。但是假如任何比较数据没有匹配对应数据线，则会有未击中给那条线以及那个项目。根据应用，假如有击中给一或多个项目，则CAM回传地址。本发明的电路可操作在较高频率且以较少时间实施它的功能，并有效地利用电路布局插槽。
文档编号G11C15/04GK101950584SQ20101022142
公开日2011年1月19日 申请日期2010年6月30日 优先权日2009年6月30日
发明者张美菁, 许国原, 金荣奭 申请人:台湾积体电路制造股份有限公司