专利名称：高速内存系统的制作方法
技术领域：
本发明涉及一种内存系统，尤其涉及一种可结合多个子内存装置来实现高频宽之 高速内存系统。
背景技术：
静态随机存取内存Static Random Access Memory, SRAM)是一种挥发性可擦写 式内存，由于其存取速度非常快，因此常被应用在需要快速读写的电子产品中，例如可被用 作微处理器的高速缓存、显示驱动芯片或是网络芯片中的暂存内存。而在实际运用上，除了 考虑内存的存取速度外，对于内存频宽的需求也与日俱增。举例来说，以可携式电子产品而 言，随着所使用的液晶显示器的尺寸、分辨率、更新率等特性逐渐提升时，相对地，显示驱动 芯片中的SRAM内存必须足以提供日益增加的影像数据传输量，以确保完整的数据传递。换 句话说，必须提高SRAM内存的频宽，以提供更高效能的数据传输。一般来说，提升内存频 宽最直接的方式就是增加总线的宽度。当总线的宽度变大，则内存每次所能读/写的数据 量便相对的增加。然而，一旦改变了总线的宽度，也意味着内存可处理的最小数据封包大小 将随之而变。在此情况下，内存与主控端之间的输入/出传输接口协议规格，会随前述变化 而更动，如此一来，将牵动整体系统的规格大小，而造成系统设计与制造上的困扰。此外，另一提升内存频宽的方式便是提升SRAM内存的操作速度。然而，当SRAM 内存的操作频率愈高，所需的消耗能量就愈多，将会严重影响整体效能，且囿于制程技术的 限制，单一 SRAM内存的操作频率亦可能无法完全满足所需。再者，对于可携式电子产品 来说，由于待机时的能量消耗大部分来自于SRAM内存的静态耗电，也就是所谓的漏电流 (leakage current)问题所造成。因此，为了达到低漏电流，可能会降低SRAM内存驱动能 力，如此一来，却影响了 SRAM记忆体操作频率。简言之，如何能够在低静态耗电的半导体制 程上，通过加快整体SRAM内存的操作速度来提升内存频宽，是目前亟需解决的问题。
发明内容
本发明的目的在于通过内存控制器使用分时多任务的方式进行协调控制，结合多 个操作速度较低的内存装置，在不需改变原有数据输入输出传输协议规格的情况下，实现 高频宽传输的内存系统，如此一来，将可避免消耗过多的系统功率，并大幅提升数据频宽及 系统效能以实现高速数据存取。为达成上述目的，本发明提供一种高速内存系统，高速内存系统包含有复数个内 存装置；以及一内存控制器，耦接于该复数个内存装置，用来根据一频率，以分时方式依序 轮流对该复数个内存进行存取控制。为达成上述目的，本发明另提供一种高速内存系统，高速内存系统包含有复数个 内存装置；复数个缓冲器，分别耦接于该复数个内存装置，以及一内存控制器，耦接于该复 数个缓冲器，用来根据一频率，产生复数个控制信号至该复数个缓冲器，并以分时方式依序 轮流对该复数个内存进行存取控制。
图2为本发明实施例具有4个内存装置的内存系统的示意图。
图3为图2中之内存系统于写入控制时之相关信号时序示意图。[OOL03 图4为图2的内存系统的影像数据配置示意图。
i0、50存系统
100、500主控端
102、502内存控制器
ABl~ABn仲裁器
CBUS系统控制总线
CBUS 1一CBUS n、
CBUSl 1一CBUSl n、
控制总线
CBUS2 1一CBUS2 n、
CBUS3 1一CBUS3 n
CLK系统频率
DBUS系统数据总线
DBUS 1~DBUS n、
DBUSl 1~DBUSl n、 数据总线
DBUS2 1~DBUS2 n、
DBUS3 1~DBUS3 n
RI—Rn内存单元
RAM 1~RAM n内存装置
S(、SCl—SCn控制信号具体实施方式
i青参考图l，图l为本发明第一实施例一内存系统lo nq示意图。内存系统lo包含有一内存控制器102、一系统控制总线CBUS、一系统数据总线DBUS、内存装置RAM一1~RAM—n、控制总线CBUS一1一CBUS—n以及数据总线DBUS—I~DBUS—n。较佳地，内存装置RAM一1一RAM—n分别为一静态随机存取内存，但不以此为限。内存控制器102耦接于系统控制总线CBUS~亏系统数据总线DBUS，并经由系统控制总线CBUS~百系统数据总线DBUS接收一主控端。too，P；~；传来的一系统控制信号SC与一数据信号，或是传送由内存装置RAM一1~RAM—n所读取的数据信号至主控端100。进一步地，如图l所示，内存控制器102分别通过控制总线CBUS一1一CBUS—n以及数据总线DBUS—I~DBUS—n耦接至内存装置RAM一1~RAM—n。其中，系统数据总线DBUS~百数据总线DBUS—I~DBUS—n中的每一数据总线具有相同的总线大小，且系统控制总线CBUS~百控制总线CBUS一1一CBUS—n中的每一控制控制总线具有相同的总线大小。在本发明中，内存控制器102根据一系统频率CLK及系统控制信号SC，产生控制信 号SCl SCn，并通过控制总线CBUS_1 CBUS_n以及数据总线DBUS_1 DBUS_n，以分时方 式依序轮流对内存装置RAM_1 RAM_n进行存取。在此情况下，内存装置RAM_1 RAM_n分 别为独立运作的内存装置，且每一内存装置皆以其正常操作频率进行运作。因此，本发明通 过内存控制器102，配合各内存装置的操作速度，在不同时间点，轮流对内存装置RAM_1 RAM_n进行存取运作，以因应主控端100的数据存取需求。换言之，当主控端与内存控制器 102之间的数据传输量大于各个独立的内存装置RAM_1 RAM_n所能提供的数据存取量时， 本发明将可利用分时多任务的方式，结合速度较低的内存装置RAM_1 RAM_n，来实现更高 频宽的内存存取，进而大幅提升数据频宽及系统效能。举例来说，若内存装置RAM_1 RAM_ η的操作频率分别为A，则内存系统10整体所能达到的操作速度为nXA。也就是说，相较于 各内存装置，内存系统10具有η倍的数据频宽而能进行高速数据存取。当主控端100欲将数据信号储存至内存装置RAM_1 RAM_n时，内存控制器102 可根据系统频率CLK及系统控制信号SC，产生相对应的控制信号SCl SCn，以依据各内存 装置的操作频率，使用分时多任务方式将数据信号完整分配储存至内存装置RAM_1 RAM_ η。当主控端100欲读取已储存于各内存装置中的数据时，内存控制器102可根据系统频 率CLK及相对应的系统控制信号SC，并搭配各内存装置的操作频率，在不同时间点协调控 制由相对应的内存装置中读取先前所储存的数据。简言之，内存控制器102根据系统频率 CLK与主控端的数据传输速度，配合各独立内存装置的操作频率，于不同时间点协调安排不 同的内存装置进行储存写入或读出动作，以实现高速的内存存取。举例来说，请参考图2及图3。图2为本发明实施例具有4个SRAM内存的内存系 统10的一示意图。图3为图2中的内存系统10于写入控制时的相关信号时序示意图。如 图2所示，假设主控端100的操作频率为4Χ(MHz)，内存SRAM_1 SRAM_4的操作频率皆为 X(MHz)，系统控制总线CBUS、系统数据总线DBUS、控制总线CBUS_1 CBUS_4以及数据总线 DBUS_1 DBUS_4皆具有8位的总线宽度。在此情况下，内存系统10可用于像素深度为8 位的影像数据信号，来表示每像素具有256灰阶变化的影像。图3的时序图中，由上而下依 序表示系统频率CLK、系统控制总线CBUS上的控制信号SC、系统数据总线DBUS、控制总线 CBUS_1上的控制信号SC1、数据总线DBUS_1、控制总线CBUS_2上的控制信号SC2、数据总线 DBUS_2、控制总线CBUS_3上的控制信号SC3、数据总线DBUS_3、控制总线CBUS_4上的控制 信号SC4以及数据总线DBUS_4。请继续参考图3，系统数据总线DBUS所传送的数据封包信号Dl D15会循序的 传送至内存控制器102，内存控制器102再以分时多任务方式，分别将其分配储存至内存 SRAM_1 SRAM_4。由于主控端100的具有较高的操作频率，因此，如图3所示，当系统数据 总线DBUS已送入4个数据封包信号时，各个数据总线仅需执行一个数据封包信号的写入动 作。也就是说，内存系统10可将序列送入的数据封包信号，平行地分配至各个独立的内存 装置。举例来说，当数据封包依序的进入内存控制器102，在时间Tl时，内存控制器102通 过控制信号SC1，来控制内存SRAM_1将数据封包信号Dl储存起来。在时间T2时，内存控 制器102通过控制信号SC2，来控制内存SRAM_2将数据封包信号D2储存起来，依此类推， 内存控制器102将循序自主控端100传来的数据，分时依序储存至内存SRAM_1 SRAM_4。也就是说，内存控制器102将时序切分成多个时槽，再配合内存SRAM_1 SRAM_4的操作频 率，依序轮流分配给内存SRAM_1 SRAM_4，对于单一内存装置而言，则依据所分配到的时 槽，将所对应的数据封包储存起来。整体而言，内存系统10乃通过内存控制器102结合内 存SRAM_1 SRAM_4来实现具有4X(MHz)操作频率的存取速度，以符合主控端100的数据 存取需求。请继续参考图4，图4为图2的内存系统10的影像数据配置示意图。假设图2中 的内存系统10是运用在显示驱动芯片中暂存影像数据。假设有一 8X8像素大小的影像数 据I，由于影像数据通常是以像素为单元来表示，且在影像数据的读取或写入运作时，多是 沿行方向或列方向成列的来进行。因此，当影像数据被应用在内存系统10中，影像数据I的 像素地址可以经过重新对应(re-mapping)程序转换成各内存装置的数组地址。因此，通过 如图4所示的对应关系，影像数据I的各像素数据可以被平均分配到内存SRAM_1 SRAM_4 中。当主控端100欲将影像数据I储存起来时，可以逐行地或逐列地将像素数据传送至内 存控制器102。接着，通过内存控制器102的安排，而将所有像素数据依图4中的对应关系 储存至内存SRAM_1 SRAM_4。同理，当主控端读取依完整的影像数据I时，则可通过内存 控制器102的安排，而将储存至内存SRAM_1 SRAM_4的所有像素数据依据原来的行列关 系读取出来。当然，如图4所示的重新对应方式仅为本发明的一实施例，但不以此为限。此 外，要注意的是，图2至图4虽仅说明内存系统10执行写入操作的一实施例。然而，当内存 系统10执行读取操作时的操作原理，仅是将控制对各内存装置储存数据的动作换成控制 对各内存装置进行读取数据动作而已，本领域具通常知识者当可根据需求做适当的修改变 化，在此不再赘述。由上可知，本发明不需改变原有数据输入输出传输协议的规格，即能实现所需的 数据传输频宽。此外，由于操作速度较低的内存装置，具有低漏电流特性，因此，本发明通过 内存控制器的协调控制，结合多个操作速度较低的内存装置，来实现高频宽传输的内存系 统，如此一来，本发明将可避免消耗过多的系统功率，并能进行高速数据存取以实现高效能 的数据传输。另一方面，如同图1的内存系统10的操作原理，内存控制器102会产生相对应的 控制信号至各内存装置。然而，在实际电路操作上，内存控制器102可能会在某一段时间内 高速送入读取或写入的要求至某一内存装置，也就是说，对于独立的内存装置，在其单一读 取(或写入)周期中，送入二个以上的存取要求。这就相当于在图2的时序图中的时间Tl 至T4之间，控制总线CBUS_1有两个以上的致能信号产生，如此一来，由于实际上各独立内 存装置的操作频率不会因而改变，因此，在这期间所接收到的所有存取请求，仍然必须于相 对应的操作周期后，才会全部运作完成。在此情况下，难免有执行顺序上的错置，而造成后 续数据的存取错误。因此，请参考图5，图5为本发明第二实施例的一内存系统50的示意 图。值得注意的是，由于图1的内存系统10与图5的内存系统50中具有相同名称的组件 具有类似的运作方式与功能，因此为求说明书内容简洁起见，详细说明便在此省略，该些组 件的连结关系如图5所示，在此不再赘述。内存系统50包含有一内存控制器502、一系统 控制总线CBUS、一系统数据总线DBUS、先进先出缓冲器Bl Bru内存装置RAM_1 RAM_n、 控制总线CBUS1_1 CBUSl_n、控制总线CBUS2_1 CBUS2_n、数据总线DBUS1_1 DBUS1_ η以及数据总线DBUS2_1 DBUS2_n。与图1不同的是，在图5中分别增加先进先出缓冲器Bl 于内存控制器502与内存装置RAM_1 RAM_n之间。在图5中，即便是内存控制器 502不慎在某一特定期间对某一内存装置送入数个操作请求，则通过先进先出缓冲器Bl 依先接收先读出的顺序，将对应的控制信号提供至对应的内存装置，如此一来，除可避免 可能的数据错置问题外，又可实现高速的内存系统。此外，由于内存装置的读写操作通常须依序进行，又本发明中的每一个内存装置 皆可独立运作而不受其它装置影响。因此，如图5所示，每一内存装置可包含有一仲裁器及 一内存单元。其中，内存单元是指用来实现数据读取与储存的组件。而每一仲裁器与其对 应的内存单元间皆通过一控制总线与一数据总线连结，并且每一仲裁器亦耦接于相对应的 先进先出缓冲器，用来根据对应的控制信号，控制相对应内存单元的读取或写入运作。要注意的是，内存系统10、50是为本发明的实施例，本领域具通常知识者当可据 以做不同的变化。举例来说，当内存系统在进行读写操作时，主控端通常会将所欲存取数据 的地址提供至内存系统，以利后续内存存取程序。通常地址数据可以通过各组件间的一地 址总线来传递或是可以共享原本的数据总线或控制总线的方式来传送位置数据，而此为本 领域具通常知识者所熟知，在此不再赘述。综上所述，本发明不需改变原有数据输入输出传输协议的规格，即能实现所需的 记体数据传输频宽。更重要的是，本发明通过内存控制器使用分时多任务的方式进行协调 控制，结合多个操作速度较低的内存装置，来实现高频宽传输的内存系统，如此一来，本发 明将可避免消耗过多的系统功率，并大幅提升数据频宽及系统效能以实现高速数据存取。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修 饰，皆应属本发明的涵盖范围。
权利要求
1.一种高速内存系统，其特征在于，该高速内存系统包含有 复数个内存装置；以及一内存控制器，耦接于该复数个内存装置，用来根据一频率，以分时方式依序轮流对该 复数个内存进行存取控制。
2.如请求项1所述的高速内存系统，其特征在于，该高速内存系统另包含复数个控制总线，分别耦接于该内存控制器与该复数个内存装置之间，用来传输复数 个控制信号；以及复数个数据总线，分别耦接于该内存控制器与该复数个内存装置之间，用来传输复数 个数据信号；其中该内存控制器根据该频率，产生该复数个控制信号，并分别通过该复数个控制总 线传送至该复数个内存装置，以控制对该复数个内存装置的存取。
3.如请求项2所述的高速内存系统，其特征在于，该高速内存系统另包含一系统控制总线，耦接于该内存控制器，用来传输一系统控制信号至该内存控制器，使 该内存控制器据以控制对该复数个内存的存取；以及一系统数据总线，耦接于该内存控制器，用来传输数据信号。
4.如请求项3所述的高速内存系统，其特征在于每一该复数个控制总线与该系统控制 总线的总线宽度大小相同。
5.如请求项3所述的高速内存系统，其特征在于每一该复数个数据总线与该系统数据 总线的总线宽度大小相同。
6.如请求项1所述的高速内存系统，其特征在于该内存控制器根据该频率，依一特定 次序，轮流分配一特定时间予每一该复数个内存装置，以对每一该复数个内存装置进行读 取或写入控制程序。
7.如请求项1所述的高速内存系统，其特征在于该复数个内存装置分别为一静态随机 存取内存。
8.一种高速内存系统，其特征在于，该高速内存系统包含有 复数个内存装置；复数个缓冲器，分别耦接于该复数个内存装置，以及一内存控制器，耦接于该复数个缓冲器，用来根据一频率，产生复数个控制信号至该复 数个缓冲器，并以分时方式依序轮流对该复数个内存进行存取控制。
9.如请求项8所述的高速内存系统，其特征在于，该高速内存系统另包含 复数个第一控制总线，分别耦接于该内存控制器与该复数个缓冲器之间； 复数个第二控制总线，分别耦接于该复数个缓冲器与该复数个内存装置之间； 复数个第一数据总线，分别耦接于该内存控制器与该复数个缓冲器之间； 以及复数个第二数据总线，分别耦接于该复数个缓冲器与该复数个内存装置之间； 其中该内存控制器根据该频率，产生该复数个控制信号，并分别传送至该复数个内存 装置，以控制对该复数个内存装置的存取。
10.如请求项9所述的高速内存系统，其特征在于，该高速内存系统另包含一系统控制总线，耦接于该内存控制器，用来传输一系统控制信号至该内存控制器，使该内存控制器据以控制对该复数个内存的存取；以及一系统数据总线，耦接于该内存控制器，用来传输数据信号。
11.如请求项10所述的高速内存系统，其特征在于每一该复数个第一控制总线、每一 该复数个第二控制总线与该系统控制总线的总线宽度大小相同。
12.如请求项10所述的高速内存系统，其特征在于每一该复数个第一数据总线、每一 该复数个第二数据总线与该系统数据总线的总线宽度大小相同。
13.如请求项8所述的高速内存系统，其特征在于该复数个缓冲器分别为一先进先出 缓冲器。
14.如请求项8所述的高速内存系统，其特征在于该内存控制器根据该频率，依一特定 次序，轮流分配一特定时间予每一该复数个内存装置，以对每一该复数个内存装置进行读 取或写入控制程序。
15.如请求项8所述的高速内存系统，其特征在于该复数个内存装置分别为一静态随 机存取内存。
全文摘要
本发明涉及一种高速内存系统，包含复数个内存装置以及一内存控制器。该内存控制器耦接于该复数个内存装置，用来根据一频率，以分时方式依序轮流对该复数个内存进行存取。
文档编号G06F12/02GK102122266SQ20101000057
公开日2011年7月13日 申请日期2010年1月12日 优先权日2010年1月12日
发明者彭昱勋, 杨荣平, 赖敬文 申请人:联咏科技股份有限公司