一种三值绝热低功耗乘法器单元及乘法器的制作方法

专利名称：一种三值绝热低功耗乘法器单元及乘法器的制作方法
技术领域：
本发明涉及一种乘法器，尤其是涉及一种三值绝热低功耗乘法器单元及乘法器。
背景技术：
乘法运算是数字信号处理中的基本运算。在图像、语音等数字信号处理中，乘法器扮演着重要的角色，并在很大程度上左右着系统的功耗，例如乘法器所消耗的功耗通常 占整个DSP (Digital Signal Processing，数字信号处理)芯片功耗的50%左右。传统的 CMOS集成电路大多数是采用直流电源供电，它的能量总是由电源一电容一地被一次消耗 掉，虽然可以通过采用降低电源电压和节点电容，减少开关冗余跳变等方法来降低功耗，但 其功耗节省的幅度非常有限。而电路与系统学报中公开的《基于CTGAL电路的绝热4-2压 缩器和乘法器设计》(作者汪鹏君、徐建、戴静)和Chinese Journal ofSemiconductors 中公开白勺((Design of a DTCTGAL circuit and its application))(作者WangPengjun> Li Kunpeng.Mei Fengna)[半导体学报，《基于双功率时钟的DTCTGAL电路设计及其应用》， 汪鹏君、李昆鹏、梅凤娜]，它们均是具有能量恢复功能的绝热(Adiabatic)电路，采用交流 脉冲电源来驱动电路，利用电源中的电感和电路中的节点电容形成LC振荡回路，使得能量 传输是电源一电容一电源，从而将注入电路中的节点电容的电荷重复使用，实现能量恢复， 因此它可以大幅降低功耗。在集成电路设计中，功耗和面积是决定电路综合性能的两个重要指标。随着集成 电路中器件尺寸的不断缩小，硅片上互联线所占面积比例不断增大，由此限制了集成电路 的集成度并产生一系列的寄生效应。多值逻辑电路由于可以提高单线携带信息的能力，因 此可以减少集成电路系统间的连线，节省芯片面积，从而提高集成电路的封装密度。然而传 统的多值逻辑(如三值乘法器单元)电路大多数是采用门级设计技术，即以门电路为最小 构造单元，电路结构复杂，且功耗高。

发明内容
本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，能 够有效降低功耗的三值绝热乘法器单元及乘法器。本发明解决上述技术问题所采用的技术方案为一种三值绝热低功耗乘法器单 元，包括输入信号采样电路、本位积输出电路和进位输出电路，所述的输入信号采样电路的 信号输入端输入被乘数输入信号、乘数输入信号、低位进位输入信号、互补的被乘数输入信 号、互补的乘数输入信号及互补的低位进位输入信号，所述的输入信号采样电路接入幅值 电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的 输入信号采样电路对所述的被乘数输入信号、所述的乘数输入信号、所述的低位进位输入 信号、所述的互补的被乘数输入信号、所述的互补的乘数输入信号及所述的互补的低位进 位输入信号进行采样，所述的输入信号采样电路的信号输出端输出所述的被乘数输入信 号、所述的乘数输入信号、所述的低位进位输入信号、所述的互补的被乘数输入信号、所述的互补的乘数输入信号及所述的互补的低位进位输入信号各自对应的一组采样值；所述的本位积输出电路主要由四个求积电路模块组成，四个所述的求积电路模块 的信号输入端均输入所述的被乘数输入信号对应的采样值、所述的乘数输入信号对应的采 样值、所述的互补的被乘数输入信号对应的采样值及所述的互补的乘数输入信号对应的采 样值，四个所述的求积电路模块分别均接入幅值电平对应逻辑2的功率时钟信号和幅值电 平对应逻辑1的功率时钟信号，将四个所述的求积电路模块分别记为Pc^ghP2和所述 的Ptl求积电路模块的信号输出端与所述的g求积电路模块的反馈信号输入端相连接，所述 的瓦求积电路模块的信号输出端与所述的Ptl求积电路模块的反馈信号输入端相连接，所述 的P2求积电路模块的信号输出端与所述的^求积电路模块的反馈信号输入端相连接，所述 的g求积电路模块的信号输出端与所述的P2求积电路模块的反馈信号输入端相连接，所述 的Ptl求积电路模块的信号输出端与所述的本位积输出电路用于输出本位积输出信号的信 号输出端之间设置有第一 NMOS管，所述的第一 NMOS管的源极与所述的Ptl求积电路模块的 信号输出端相连接，所述的第一 NMOS管的漏极与所述的本位积输出电路用于输出本位积 输出信号的信号输出端相连接，所述的第一 NMOS管的栅极接入所述的互补的低位进位输 入信号对应的采样值，所述的g求积电路模块的信号输出端与所述的本位积输出电路用于 输出互补的本位积输出信号的信号输出端之间设置有第二 NMOS管，所述的第二 NMOS管的 源极与所述的^求积电路模块的信号输出端相连接，所述的第二 NMOS管的漏极与所述的本 位积输出电路用于输出互补的本位积输出信号的信号输出端相连接，所述的第二 NMOS管 的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的P2求积电路模块的信号 输出端与所述的本位积输出电路用于输出本 位积输出信号的信号输出端之间设置有第三 NMOS管，所述的第三NMOS管的源极与所述的P2求积电路模块的信号输出端相连接，所述的 第三NMOS管的漏极与所述的本位积输出电路用于输出本位积输出信号的信号输出端相连 接，所述的第三NMOS管的栅极接入所述的低位进位输入信号对应的采样值，所述的^求积 电路模块的信号输出端与所述的本位积输出电路用于输出互补的本位积输出信号的信号 输出端之间设置有第四NMOS管，所述的第四NMOS管的源极与所述的g求积电路模块的信 号输出端相连接，所述的第四NMOS管的漏极与所述的本位积输出电路用于输出互补的本 位积输出信号的信号输出端相连接，所述的第四NMOS管的栅极接入所述的低位进位输入 信号对应的采样值；所述的进位输出电路的信号输入端输入所述的被乘数输入信号对应的采样值、所 述的乘数输入信号对应的采样值、所述的低位进位输入信号对应的采样值、所述的互补的 被乘数输入信号对应的采样值、所述的互补的乘数输入信号对应的采样值及所述的互补的 低位进位输入信号对应的采样值，所述的进位输出电路接入幅值电平对应逻辑2的功率时 钟信号，所述的进位输出电路的信号输出端输出进位输出信号和互补的进位输出信号。所述的本位积输出电路中设置有第五NMOS管、第六NMOS管、第七NMOS管和第八 NMOS管，所述的第五NMOS管的源极分别与所述的Ptl求积电路模块和所述的^求积电路模 块用于接入所述的幅值电平对应逻辑2的功率时钟信号的输入端相连接，所述的第六NMOS 管的源极分别与所述的P2求积电路模块和所述的g求积电路模块用于接入所述的幅值电平对应逻辑2的功率时钟信号的输入端相连接，所述的第五NMOS管的漏极和所述的第六 NMOS管的漏极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第七NMOS管的源 极分别与所述的&求积电路模块和所述的Ptl求积电路模块用于接入所述的幅值电平对应 逻辑1的功率时钟信号的输入端相连接，所述的第八NMOS管的源极分别与所述的g求积电 路模块和所述的P2求积电路模块用于接入所述的幅值电平对应逻辑1的功率时钟信号的 输入端相连接，所述的第七NMOS管的漏极和所述的第八NMOS管的漏极均接入所述的幅值 电平对应逻辑1的功率时钟信号，所述的第五NMOS管的栅极和所述的第七NMOS管的栅极 分别与所述的第一 NMOS管的栅极及所述的第二 NMOS管的栅极相互连接，所述的第六NMOS 管的栅极和所述的第八NMOS管的栅极分别与所述的第三NMOS管的栅极及所述的第四NMOS 管的栅极相互连接。所述的Ptl求积电路模块包括第一 NMOS管组、第二 NMOS管组、第三NMOS管组、第 四NMOS管组、第九NMOS管和第一 PMOS管，所述的第一 NMOS管组主要由两个NMOS管组成， 且两个NMOS管的源极和漏极首尾串接，所述的第二 NMOS管组主要由四个NMOS管组成，且 四个NMOS管的源极和漏极首尾串接，所述的第三NMOS管组主要由三个NMOS管组成，且三 个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由三个NMOS管组成，且三个 NMOS管的源极和漏极首尾串接，所述的第一 NMOS管组的第一个NMOS管的漏极和所述的第 二 NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信 号，所述的第一 NMOS管组的最后一个NMOS管的源极和所述的第二 NMOS管组的最后一个 NMOS管的源极分别与所述的Ptl求积电路模块的信号输出端相连接，所述的第一 NMOS管组 的两个NMOS管的栅极分别输入所述的被乘数输入信 号对应的采样值和所述的乘数输入信 号对应的采样值，所述的第二 NMOS管组的四个NMOS管的栅极分别输入所述的被乘数输入 信号对应的采样值、所述的互补的被乘数输入信号对应的采样值、所述的乘数输入信号对 应的采样值和所述的互补的乘数输入信号对应的采样值，所述的第三NMOS管组的第一个 NMOS管的漏极和所述的第四NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平 对应逻辑2的功率时钟信号，所述的第三NMOS管组的最后一个NMOS管的源极和所述的第 四NMOS管组的最后一个匪OS管的源极分别与所述的Ptl求积电路模块的信号输出端相连 接，所述的第三NMOS管组的三个NMOS管的栅极分别输入所述的被乘数输入信号对应的采 样值、所述的乘数输入信号对应的采样值及所述的互补的乘数输入信号对应的采样值，所 述的第四NMOS管组的三个NMOS管的栅极分别输入所述的乘数输入信号对应的采样值、所 述的被乘数输入信号对应的采样值和所述的互补的被乘数输入信号对应的采样值，所述的 第一 PMOS管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一 PMOS管 的源极和所述的第九NMOS管的漏极分别与所述的Ptl求积电路模块的信号输出端相连接， 所述的第一 PMOS管的栅极分别与所述的第九NMOS管的栅极和所述的Ptl求积电路模块的 反馈信号输入端相连接，所述的第九NMOS管的源极接电源地；所述的瓦求积电路模块包括第五NMOS管组、第六NMOS管组、第七NMOS管组、第八 NMOS管组、第十NMOS管和第二 PMOS管，所述的第五NMOS管组和所述的第六NMOS管组均由 一个NMOS管组成，所述的第七NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和 漏极首尾串接，所述的第八NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第五NMOS管组的NMOS管的漏极和所述的第六NMOS管组的NMOS管的 漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第五NMOS管组的NMOS 管的源极和所述的第六NMOS管组的NMOS管的源极分别与所述的g求积电路模块的信号输 出端相连接，所述的第五NMOS管组的NMOS管的栅极输入所述的互补的被乘数输入信号对 应的采样值，所述的第六NMOS管组的NMOS管的栅极输入所述的互补的乘数输入信号对应 的采样值，所述的第七NMOS管组的第一个NMOS管的漏极和所述的第八NMOS管组的第一个 NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第七NMOS管组 的最后一个NMOS管的源极和所述的第八NMOS管组的最后一个NMOS管的源极分别与所述 的^求积电路模块的信号输出端相连接，所述的第七NMOS管组的四个NMOS管的栅极分别 输入所述的被乘数输入信号对应的采样值、所述的互补的被乘数输入信号对应的采样值、 所述的乘数输入信号对应的采样值和所述的互补的乘数输入信号对应的采样值，所述的第 八NMOS管组的两个NMOS管的栅极分别输入所述的被乘数输入信号对应的采样值和所述的 乘数输入信号对应的采样值，所述的第二 PMOS管的漏极接入所述的幅值电平对应逻辑2的 功率时钟信号，所述的第二 PMOS管的源极和所述的第十NMOS管的漏极分别与所述的巧求 积电路模块的信号输出端相连接，所述的第二 PMOS管的栅极分别与所述的第十NMOS管的 栅极和所述的耳求积电路模块的反馈信号输入端相连接，所述的第十NMOS管的源极接电源 地；
所述的P2求积电路模块包括第九NMOS管组、第十NMOS管组、第i^一 NMOS管组、第 十二 NMOS管组、第i^一 NMOS管和第三PMOS管，所述的第九NMOS管组和所述的第十NMOS管 组均由一个NMOS管组成，所述的第i^一 NMOS管组主要由两个NMOS管组成，且两个NMOS管 的源极和漏极首尾串接，所述的第十二 NMOS管组主要由四个NMOS管组成，且四个NMOS管 的源极和漏极首尾串接，所述的第九NMOS管组的NMOS管的漏极和所述的第十NMOS管组的 NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第九NMOS管组 的NMOS管的源极和所述的第十NMOS管组的NMOS管的源极分别与所述的P2求积电路模块 的信号输出端相连接，所述的第九NMOS管组的NMOS管的栅极输入所述的互补的被乘数输 入信号对应的采样值，所述的第十NMOS管组的NMOS管的栅极输入所述的互补的乘数输入 信号对应的采样值，所述的第i^一 NMOS管组的第一个NMOS管的漏极和所述的第十二 NMOS 管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的 第—^一 NMOS管组的最后一个NMOS管的源极和所述的第十二 NMOS管组的最后一个NMOS管 的源极分别与所述的P2求积电路模块的信号输出端相连接，所述的第十一 NMOS管组的两 个NMOS管的栅极分别输入所述的被乘数输入信号对应的采样值和所述的乘数输入信号对 应的采样值，所述的第十二 NMOS管组的四个NMOS管的栅极分别输入所述的被乘数输入信 号对应的采样值、所述的互补的被乘数输入信号对应的采样值、所述的乘数输入信号对应 的采样值和所述的互补的乘数输入信号对应的采样值，所述的第三PMOS管的漏极接入所 述的幅值电平对应逻辑2的功率时钟信号，所述的第三PMOS管的源极和所述的第十一NMOS 管的漏极分别与所述的P2求积电路模块的信号输出端相连接，所述的第三PMOS管的栅极 分别与所述的第十一 NMOS管的栅极和所述的P2求积电路模块的反馈信号输入端相连接， 所述的第十一 NMOS管的源极接电源地；
所述的耳求积电路模块包括第十三NMOS管组、第十四NMOS管组、第十五NMOS管 组、第十六NMOS管组、第十二 NMOS管和第四PMOS管，所述的第十三NMOS管组主要由三个 NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十四NMOS管组主要由三个 NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十五NMOS管组和所述的第 十六NMOS管组均由一个NMOS管组成，所述的第十三NMOS管组的第一个NMOS管的漏极和 所述的第十四NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功 率时钟信号，所述的第十三NMOS管组的最后一个NMOS管的源极和所述的第十四NMOS管组
的最后一个NMOS管的源极分别与所述的:ξ求积电路模块的信号输出端相连接，所述的第十三NMOS管组的三个NMOS管的栅极分别输入所述的被乘数输入信号对应的采样值、所述 的乘数输入信号对应的采样值和所述的互补的乘数输入信号对应的采样值，所述的第十四 匪OS管组的三个NMOS管的栅极分别输入所述的乘数输入信号对应的采样值、所述的被乘 数输入信号对应的采样值和所述的互补的被乘数输入信号对应的采样值，所述的第十五 NMOS管组的NMOS管的漏极和所述的第十六NMOS管组的NMOS管的漏极分别接入所述的幅 值电平对应逻辑1的功率时钟信号，所述的第十五匪OS管组的NMOS管的源极和所述的第 十六NMOS管组的NMOS管的源极分别与所述的^求积电路模块的信号输出端相连接，所述 的第十五NMOS管组的NMOS管的栅极输入所述的互补的被乘数输入信号对应的采样值，所 述的第十六NMOS管组的NMOS管的栅极输入所述的互补的乘数输入信号对应的采样值，所 述的第四PMOS管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四PMOS 管的源极和所述的第十二 NMOS管的漏极分别与所述的g求积电路模块的信号输出端相连 接，所述的第四PMOS管的栅极分别与所述的第十二 NMOS管的栅极和所述的g求积电路模 块的反馈信号输入端相连接，所述的第十二 NMOS管的源极接电源地。所述的进位输出电路包括进位输出模块和互补进位输出模块，所述的进位输出模 块的信号输出端输出所述的进位输出信号，所述的互补进位输出模块的信号输出端输出所 述的互补的进位输出信号，所述的进位输出模块主要由第十七NMOS管组、第十八NMOS管 组、第十五NMOS管和第五PMOS管组成，所述的第十七NMOS管组主要由两个NMOS管组成， 且两个NMOS管的源极和漏极首尾串接，所述的第十八NMOS管组主要由第十三NMOS管、第 一 NMOS管线路和第二 NMOS管线路组成，所述的第一 NMOS管线路和所述的第二 NMOS管线 路均由两个NMOS管组成且两个NMOS管的源极和漏极首尾串接，所述的第十三NMOS管的 源极分别与所述的第一 NMOS管线路的第一个NMOS管的漏极和所述的第二 NMOS管线路的 第一个NMOS管的漏极相连接，所述的第十七NMOS管组的第一个NMOS管的漏极、所述的第 十三NMOS管的漏极和所述的第五PMOS管的漏极均接入所述的幅值电平对应逻辑2的功率 时钟信号，所述的第十七NMOS管组的最后一个NMOS管的源极、所述的第一 NMOS管线路的 最后一个NMOS管的源极、所述的第二 NMOS管线路的最后一个NMOS管的源极、所述的第五 PMOS管的源极和所述的第十五NMOS管的漏极均与所述的进位输出模块的信号输出端相连 接，所述的第十七NMOS管组的两个NMOS管的栅极分别输入所述的被乘数输入信号对应的 采样值和所述的乘数输入信号对应的采样值，所述的第十三NMOS管的栅极输入所述的低 位进位输入信号对应的采样值，所述的第一 NMOS管线路的两个NMOS管的栅极分别输入所 述的被乘数输入信号对应的采样值和所述的乘数输入信号对应的采样值，所述的第二 NMOS管线路的两个NMOS管的栅极分别输入所述的被乘数输入信号对应的采样值和所述的乘数输入信号对应的采样值，所述的第五PMOS管的栅极分别与所述的第十五NMOS管的栅极和 所述的互补进位输出模块的信号输出端相连接，所述的第十五NMOS管的源极接电源地；所述的互补进位输出模块主要由第十九NMOS管组、第二十NMOS管组、第二i^一 NMOS管组、第二十二 NMOS管组、第十六NMOS管和第六PMOS管组成，所述的第十九NMOS管 组主要由第十四NMOS管、第三NMOS管线路和第四NMOS管线路组成，所述的第三NMOS管线 路和所述的第四NMOS管线路均由一个NMOS管组成，所述的第二十NMOS管组主要由两个 NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第二i^一 NMOS管组和所述的 第二十二 NMOS管组均由一个NMOS管组成，所述的第十四NMOS管的源极分别与所述的第三 NMOS管线路的NMOS管和所述的第四NMOS管线路的NMOS管的漏极相连接，所述的第十四 NMOS管的漏极、所述的第二十NMOS管组的第一个NMOS管的漏极、所述的第二i^一 NMOS管 组的NMOS管的漏极、所述的第二十二 NMOS管组的NMOS管的漏极和所述的第六PMOS管的 漏极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三NMOS管线路的NMOS 管的源极、所述的第四NMOS管线路的NMOS管的源极、所述的第二十NMOS管组的最后一个 NMOS管的源极、所述的第二i^一 NMOS管组的NMOS管的源极、所述的第二十二 NMOS管组的 NMOS管的源极、所述的第六PMOS管的源极和所述的第十六NMOS管的漏极均与所述的互补 进位输出模块的信号输出端相连接，所述的第十四NMOS管的栅极输入所述的互补的低位 进位输入信号对应的采样值，所述的第三NMOS管线路的NMOS管的栅极输入所述的互补的 被乘数输入信号对应的采样值，所述的第四NMOS管线路的NMOS管的栅极输入所述的互补 的乘数输入信号对应的采样值，所述的第二十NMOS管组的两个NMOS管的栅极分别输入所 述的互补的被乘数输入信号对应的采样值和所述的互补的乘数输入信号对应的采样值，所 述的第二十一 NMOS管组的NMOS管的栅极输入所述的互补的被乘数输入信号对应的采样 值，所述的第二十二 NMOS管组的NMOS管的栅极输入所述的互补的乘数输入信号对应的采 样值，所述的第六PMOS管的栅极分别与所述的第十六NMOS管的栅极和所述的进位输出模 块的信号输出端相连接，所述的第十六NMOS管的源极接电源地。所述的输入信号采样电路包括原输入信号采样电路模块和互补输入信号采样电 路模块，所述的原输入信号采样电路模块主要由一组NMOS管组成，所述的原输入信号采样 电路模块中的各个NMOS管的源极分别输入所述的被乘数输入信号、所述的乘数输入信号 和所述的低位进位输入信号，所述的原输入信号采样电路模块中的各个NMOS管的漏极分 别作为原采样节点，输出所述的被乘数输入信号对应的一组采样值、所述的乘数输入信号 对应的一组采样值和所述的低位进位输入信号对应的一组采样值，所述的原输入信号采样 电路模块中的各个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号；所述 的互补输入信号采样电路模块主要由另一组NMOS管组成，所述的互补输入信号采样电路 模块中的各个NMOS管的源极分别输入所述的互补的被乘数输入信号、所述的互补的乘数 输入信号和所述的互补的低位进位输入信号，所述的互补输入信号采样电路模块中的各个 NMOS管的漏极分别作为互补采样节点，输出所述的互补的被乘数输入信号对应的一组采样 值、所述的互补的乘数输入信号对应的一组采样值和所述的互补的低位进位输入信号对应 的一组采样值，所述的互补输入信号采样电路模块中的各个NMOS管的栅极接入所述的幅 值电平对应逻辑2的钟控时钟信号。
所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率 时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180°。一种由上述的三值绝热低功耗乘法器单元构成的三值绝热低功耗乘法器，其特征 在于包括多位三值绝热低功耗乘法器单元，所述的三值绝热低功耗乘法器单元包括输入信 号采样电路、本位积输出电路和进位输出电路，所述的输入信号采样电路的信号输入端输 入被乘数输入信号、乘数输入信号、低位进位输入信号、互补的被乘数输入信号、互补的乘 数输入信号及互补的低位进位输入信号，所述的输入信号采样电路接入幅值电平对应逻辑 2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的输入信号采样 电路对所述的被乘数输入信号、所述的乘数输入信号、所述的低位进位输入信号、所述的互 补的被乘数输入信号、所述的互补的乘数输入信号及所述的互补的低位进位输入信号进行 采样，所述的输入信号采样电路的信号输出端输出所述的被乘数输入信号、所述的乘数输 入信号、所述的低位进位输入信号、所述的互补的被乘数输入信号、所述的互补 的乘数输入 信号及所述的互补的低位进位输入信号各自对应的一组采样值；所述的本位积输出电路主要由四个求积电路模块组成，四个所述的求积电路模块 的信号输入端均输入所述的被乘数输入信号对应的采样值、所述的乘数输入信号对应的采 样值、所述的互补的被乘数输入信号对应的采样值及所述的互补的乘数输入信号对应的采 样值，四个所述的求积电路模块分别均接入幅值电平对应逻辑2的功率时钟信号和幅值电 平对应逻辑1的功率时钟信号，将四个所述的求积电路模块分别记为Ρο、$、Ρ2和€，所述 的Ptl求积电路模块的信号输出端与所述的^求积电路模块的反馈信号输入端相连接，所述 的^求积电路模块的信号输出端与所述的Ptl求积电路模块的反馈信号输入端相连接，所述 的P2求积电路模块的信号输出端与所述的g求积电路模块的反馈信号输入端相连接，所述 的g求积电路模块的信号输出端与所述的P2求积电路模块的反馈信号输入端相连接，所述 的Ptl求积电路模块的信号输出端与所述的本位积输出电路用于输出本位积输出信号的信 号输出端之间设置有第一 NMOS管，所述的第一 NMOS管的源极与所述的Ptl求积电路模块的 信号输出端相连接，所述的第一 NMOS管的漏极与所述的本位积输出电路用于输出本位积 输出信号的信号输出端相连接，所述的第一 NMOS管的栅极接入所述的互补的低位进位输 入信号对应的采样值，所述的&求积电路模块的信号输出端与所述的本位积输出电路用于 输出互补的本位积输出信号的信号输出端之间设置有第二 NMOS管，所述的第二 NMOS管的 源极与所述的^求积电路模块的信号输出端相连接，所述的第二 NMOS管的漏极与所述的本 位积输出电路用于输出互补的本位积输出信号的信号输出端相连接，所述的第二 NMOS管 的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的P2求积电路模块的信号 输出端与所述的本位积输出电路用于输出本位积输出信号的信号输出端之间设置有第三 NMOS管，所述的第三NMOS管的源极与所述的P2求积电路模块的信号输出端相连接，所述的 第三NMOS管的漏极与所述的本位积输出电路用于输出本位积输出信号的信号输出端相连 接，所述的第三NMOS管的栅极接入所述的低位进位输入信号对应的采样值，所述的g求积 电路模块的信号输出端与所述的本位积输出电路用于输出互补的本位积输出信号的信号 输出端之间设置有第四NMOS管，所述的第四NMOS管的源极与所述的g求积电路模块的信号输出端相连接，所述的第四NMOS管的漏极与所述的本位积输出电路用于输出互补的本 位积输出信号的信号输出端相连接，所述的第四NMOS管的栅极接入所述的低位进位输入 信号对应的采样值；所述的进位输出电路的信号输入端输入所述的被乘数输入信号对应的采样值、所 述的乘数输入信号对应的采样值、所述的低位进位输入信号对应的采样值、所述的互补的 被乘数输入信号对应的采样值、所述的互补的乘数输入信号对应的采样值及所述的互补的 低位进位输入信号对应的采样值，所述的进位输出电路接入幅值电平对应逻辑2的功率时 钟信号，所述的进位输出电路的信号 输出端输出进位输出信号和互补的进位输出信号；每一位所述的三值绝热低功耗乘法器单元用于输出进位输出信号的信号输出端 与下一位所述的三值绝热低功耗乘法器单元用于输入低位进位输入信号的信号输入端相 连接，每一位所述的三值绝热低功耗乘法器单元用于输出互补的进位输出信号的信号输出 端与下一位所述的三值绝热低功耗乘法器单元用于输入互补的低位进位输入信号的信号 输入端相连接，最低位的所述的三值绝热低功耗乘法器单元用于输入低位进位输入信号的 信号输入端输入0，最低位的所述的三值绝热低功耗乘法器单元用于输入互补的低位进位 输入信号的信号输入端接入所述的幅值电平对应逻辑2的钟控时钟信号。每个所述的三值绝热低功耗乘法器单元用于输入被乘数输入信号的输入端、用于 输入乘数输入信号的输入端、用于输入互补的被乘数输入信号的输入端和用于输入互补的 乘数输入信号的信号输入端分别设置有若干个第一 DTCTGAL缓冲器，且任一个所述的三 值绝热低功耗乘法器单元的每个信号输入端设置的所述的第一 DTCTGAL缓冲器的个数相 同，及相邻的两个所述的三值绝热低功耗乘法器单元的每个信号输入端设置的所述的第 一 DTCTGAL缓冲器的个数不相同；所述的三值绝热低功耗乘法器单元用于输出求和输出 信号的信号输出端和用于输出互补的求和输出信号的信号输出端分别设置有若干个第二 DTCTGAL缓冲器，且任一个所述的三值绝热低功耗乘法器单元的每个信号输出端设置的所 述的第二 DTCTGAL缓冲器的个数相同，及相邻的两个所述的三值绝热低功耗乘法器单元的 每个信号输出端设置的所述的第二 DTCTGAL缓冲器的个数不相同。所述的第一 DTCTGAL缓冲器的延迟时间、所述的第二 DTCTGAL缓冲器的延迟时间 与所述的三值绝热低功耗乘法器单元的延迟时间相同，均为半个时钟周期。所述的第一 DTCTGAL缓冲器和所述的第二 DTCTGAL缓冲器均为输入信号和输出信 号相同的缓冲器，所述的第一 DTCTGAL缓冲器和所述的第二 DTCTGAL缓冲器的输出比输入 均延迟半个时钟周期。与现有技术相比，本发明的优点在于首先用钟控时钟信号控制输入信号采样电路 中的各个NMOS管对各输入信号进行采样，然后采样得到的各采样值按照要求实现的乘法 逻辑关系通过自举操作的NMOS管构建相应的四个求积电路模块和交叉存贮型结构的进位 输出电路，功率时钟Φρ Φ通过四个求积电路模块和进位输出电路完成对输出负载的赋值 和能量回收，能够实现正确的逻辑功能；与DPL三值乘法器相比，在0. 9μ s时间内，本发明 的四位三值绝热低功耗乘法器能够节省能耗约91%左右，具有明显的低功耗特性。在本位 积输出电路中设置第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，这四个NMOS管 的设置使得在Ptl求积电路模块和g求积电路模块不使用或P2求积电路模块和g求积电路 模块不使用时，断开功率时钟与不使用的两个求积电路模块的连接，以进一步降低求和输出电路的功耗。


图Ia为本发明的三值绝热低功耗乘法器单元的结构框图；图Ib为本发明的三值绝热低功耗乘法器单元的符号；图2为本发明的输入信号采样电路图；图3a为本发明的三值绝热低功耗乘法器单元的本位积输出电路；图3b为图3a所示的本位积输出电路的符号；图3c为钟控时钟石和功率时钟Φ ρ Φ的关系示意图；
图4a为本发明的三值绝热低功耗乘法器单元的进位输出电路；图4b为图4a所示的进位输出电路的符号；图4c为钟控时钟石和功率时钟Φ的关系示意图；图5a为本发明的Ptl求积电路模块的电路图；图5b为图5a所示的电路图的符号；图6a为本发明的^求积电路模块的电路图；图6b为图6a所示的电路图的符号；图7a为本发明的P2求积电路模块的电路图；图7b为图7a所示的电路图的符号；图8a为本发明的^求积电路模块的电路图；图8b为图8a所示的电路图的符号；图9为本发明的四位三值绝热低功耗乘法器的电路图；图10为对本发明的四位三值绝热低功耗乘法器进行计算机模拟得到的模拟波形 图；图11为本发明的四位三值绝热低功耗乘法器与DPL三值加法器的瞬态能耗比较 示意图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。实施例一在二值逻辑电路中两个信号的相乘用与门实现，不产生进位。但在三值逻辑电路 中，两个信号的乘积却可能超出取值范围(2X2 = 4)，从而像加法器单元(即全加器)一样 产生进位，因此三值乘法器单元(即三值全乘器)除了具有被乘数A、乘数B及本位积输出 P，还将具有进位输入Cin及进位输出C。ut，如表1所示的真值表。表1三值乘法器单元的真值表<formula>formula see original document page 19</formula>
本发明在分析表1的真值表的基础上结合Chinese Journal of Semiconductors 中公开白勺〈〈Design of a DTCTGAL circuit and its application))(作者Wang Pengjun> Li Kunpeng.Mei Fengna)[半导体学报，《基于双功率时钟的DTCTGAL电路设计及其应用》， 汪鹏君、李昆鹏、梅凤娜]，设计一种三值绝热低功耗乘法器单元首先用钟控时钟Φ控制 NMOS管对各输入信号(包括被乘数输入信号、乘数输入信号、低位进位输入信号、互补的被 乘数输入信号、互补的乘数输入信号及互补的低位进位输入信号)进行采样；然后采样得 到的各采样值按照要实现的乘法逻辑关系通过自举操作的NMOS管构建相应的四个求积电 路模块，功率时钟Φρ Φ通过四个求积电路模块、与四个求积电路模块相连接的八个NMOS 管(即第一 NMOS管至第八NMOS管)及交叉存贮型结构的进位输出电路完成对输出负载的 赋值和能量回收，其中功率时钟ΦρΦ的相位相同，但与钟控时钟石相差180° 的幅值 电平对应逻辑1，Φ、Φ的幅值电平均对应逻辑2 ；被乘数输入信号、乘数输入信号、互补的被 乘数输入信号及互补的乘数输入信号可以取逻辑0或逻辑1或逻辑2，低位进位输入信号及 互补的低位进位输入信号可以取逻辑0或逻辑2。本发明提出的一种三值绝热低功耗乘法器单元，如图Ia至图8b所示，具体包括输 入信号采样电路1、本位积输出电路2和进位输出电路3，图Ia为乘法器单元的整体框图， 图Ib为乘法器单元的符号。在此具体实施例中，输入信号采样电路1如图2所示，其包括原输入信号采样电路 模块11和互补输入信号采样电路模块12，原输入信号采样电路模块11主要由一组NMOS管 组成，原输入信号采样电路模块中的各个NMOS管的源极分别输入被乘数输入信号A、乘数 输入信号B和低位进位输入信号Cin，原输入信号采样电路模块11中的各个NMOS管的漏极 分别作为原采样节点，输出被乘数输入信号A对应的一组采样值ax(aX(l，aXl，…，axil，ax12)、 乘数输入信号B对应的一组采样值bX(bX(1，bXl，…，bxn，bx12)和低位进位输入信号Cin对 应的一组采样值cx (cx0, Cx1)，原输入信号采样电路模块11中的各个NMOS管的栅极接入幅 值电平对应逻辑2的钟控时钟信号φ ；互补输入信号采样电路模块12主要由另一组NMOS 管组成，互补输入信号采样电路模块12中的各个NMOS管的源极分别输入互补的被乘数输 入信号、互补的乘数输入信号$和互补的低位进位输入信号ζ；，互补输入信号采样电路模 块12中的各个NMOS管的漏极分别作为互补采样节点，输出互补的被乘数输入信号3对应的 一组采样值ay (ayQ，aYl,…，ayn, ay12)、互补的乘数输入信号云对应的一组采样值by (by。，by1 …，byn，by12)和互补的低位进位输入信号ζ；对应的一组采样值Cy(CyQ，Cy1)，互补输 入信号采样电路模块中的各个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号丕。 在此由幅值电平对应逻辑2的钟控时钟信号φ控制信号原输入信号采样电路模块11中的 各个NMOS管对输入的被乘数输入信号Α、乘数输入信号B和低位进位输入信号Cin进行采 样，得到各自对应的一组采样值；由幅值电平对应逻辑2的钟控时钟信号φ控制信号互补输 入信号采样电路模块12中的各个NMOS管对互补的被乘数输入信号2、互补的乘数输入信 号$和互补的低位进位输入信号ζ；进行采样，得到各自对应的一组采样值。
在此具体实施例中，本位积输出电路2如图3a和图3b所示，其主要由四个求积电 路模块21、22、23、24组成，四个求积电路模块21、22、23、24的输入端均输入被乘数输入信 号对应的采样值、乘数输入信号对应的采样值、互补的被乘数输入信号对应的采样值及互 补的乘数输入信号对应的采样值，四个求积电路模块21、22、23、24分别均接入幅值电平对 应逻辑2的功率时钟信号Φ和幅值电平对应逻辑1的功率时钟信号O1，幅值电平对应逻 辑2的功率时钟信号Φ和幅值电平对应逻辑1的功率时钟信号O1及幅值电平对应逻辑 2的钟控时钟信号φ的关系如图3c所示。将四个求积电路模块21、22、23、24分别记为&、 P0^P2和耳，Ptl求积电路模块21的信号输出端与瓦求积电路模块22的反馈信号输入端相 连接，瓦求积电路模块22的信号输出端与Ptl求积电路模块21的反馈信号输入端相连接，P2 求积电路模块23的信号输出端与g求积电路模块24的反馈信号输入端相连接，g求积电 路模块24的信号输出端与P2求积电路模块23的反馈信号输入端相连接，Ptl求积电路模块 21的信号输出端与本位积输出电路2用于输出本位积输出信号的信号输出端之间设置有 第一 NMOS管Ni，第一 NMOS管m的源极与Ptl求积电路模块21的信号输出端相连接，第一 NMOS管m的漏极与本位积输出电 路2用于输出本位积输出信号的信号输出端相连接，第一 NMOS管m的栅极接入互补的低位进位输入信号对应的采样值，^求积电路模块22的信号 输出端与本位积输出电路2用于输出互补的本位积输出信号的信号输出端之间设置有第 二 NMOS管N2，第二 NMOS管N2的源极与瓦求积电路模块22的信号输出端相连接，第二 NMOS 管N2的漏极与本位积输出电路2用于输出互补的本位积输出信号的信号输出端相连接，第 二 NMOS管的栅极接入互补的低位进位输入信号对应的采样值，P2求积电路模块23的信号 输出端与本位积输出电路2用于输出本位积输出信号的信号输出端之间设置有第三NMOS 管N3，第三NMOS管N3的源极与P2求积电路模块23的信号输出端相连接，第三NMOS管N3 的漏极与本位积输出电路2用于输出本位积输出信号的信号输出端相连接，第三NMOS管N3 的栅极接入低位进位输入信号对应的采样值，g求积电路模块24的信号输出端与本位积输 出电路2用于输出互补的本位积输出信号的信号输出端之间设置有第四NMOS管N4，第四 NMOS管N4的源极与^求积电路模块24的信号输出端相连接，第四NMOS管N4的漏极与本 位积输出电路2用于输出互补的本位积输出信号的信号输出端相连接，第四NMOS管N4的 栅极接入低位进位输入信号对应的采样值。当低位进位输入信号 =0 (^； = 2)即图3a 中CXl = O (cYl = 2)时，P0求积电路模块21与耳求积电路模块22通过第一 NMOS管附和 第二 NMOS管N2被Cy1选通，输出到本位积输出电路2的信号输出端，即P = P0^P = J0M理，当Cin = 2 ( ζ； = O )时，即图3a中CX1 = 2 (cYl = 0)时，P2求积电路模块23与耳求积 电路模块24通过第三NMOS管N3和第四NMOS管N4被Cx1选通，输出到本位积输出电路2 的信号输出端，即P = P2J = ^"。在此，本位积输出电路2中设置有第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，第五NMOS管N5的源极分别与Ptl求积电路模块21用于接入幅值电 平对应逻辑2的功率时钟信号的输入端和^求积电路模块22用于接入幅值电平对应逻辑 2的功率时钟信号的输入端相连接，第六NMOS管N6的源极与P2求积电路模块23用于接入 幅值电平对应逻辑2的功率时钟信号的输入端和g求积电路模块24用于接入幅值电平对 应逻辑2的功率时钟信号的输入端相连接，第五NMOS管N5的漏极和第六NMOS管N6的漏 极均接入幅值电平对应逻辑2的功率时钟信号Φ，第七NMOS管N7的源极与^求积电路模 块22用于接入幅值电平对应逻辑1的功率时钟信号的输入端和Ptl求积电路模块21用于 接入幅值电平对应逻辑1的功率时钟信号的输入端相连接，第八NMOS管N8的源极与g求 积电路模块24用于接入幅值电平对应逻辑1的功率时钟信号的输入端和P2求积电路模块 23用于接入幅值电平对应逻辑1的功率时钟信号的输入端相连接，第七NMOS管N7的漏极 和第八NMOS管N8的漏极均接入幅值电平对应逻辑1的功率时钟信号O1，第五NMOS管N5 的栅极和第七NMOS管N7的栅极分别与第一 NMOS管m的栅极及第二 NMOS管N2的栅极相 互连接，即第五NMOS管N5的栅极、第七NMOS管N7的栅极、第一 NMOS管附的栅极和第二 NMOS管N2的栅极相互连接，第六NMOS管的栅极N6和第八NMOS管N8的栅极分别与第三 NMOS管N3的栅极及第四NMOS管N4的栅极相互连接，即第六NMOS管的栅极N6、第八NMOS 管N8的栅极、第三NMOS管N3的栅极和第四NMOS管N4的栅极相互连接。在此，通过在幅值电平对应逻辑2的功率时钟信号Φ与Ptl求积电路模块21和P2 求积电路模块23之间加入第五NMOS管Ν5和第六NMOS管Ν6，及通过在幅值电平对应逻辑 1的功率时钟信号O1与瓦求积电路模块22和耳求积电路模块24之间加入第七NMOS管Ν7 和第八NMOS管Ν8，这样当Ptl求积电路模块21和&求积电路模块22未被选通时，由互补的 低位进位输入信号Cin的采样值Cy1控制第五NMOS管Ν5切断Ptl求积电路模块21与幅值电 平对应逻辑2的功率时钟信号Φ的联系，及控制第七NMOS管Ν7切断:ξ求积电路模块22与 幅值电平对应逻辑1的功率时钟信号O1的联系，由低位进位输入信号ζ；的采样值Cx1控制 第六NMOS管Ν6使P2求积电路模块23与幅值电平对应逻辑2的功率时钟信号Φ相联系， 及控制第八NMOS管Ν8使^求积电路模块24与幅值电平对应逻辑1的功率时钟信号(^相 联系；当P2求积电路模块23和:ξ求积电路模块24未被选通时，由低位进位输入信号Cin的 采样值Cx1控制第六NMOS管Ν6切断P2求积电路模块23与幅值电平对应逻辑2的功率时 钟信号Φ的联系，及控制第八NMOS管Ν8切断I求积电路模块24与幅值电平对应逻辑1的 功率时钟信号O1的联系，由互补的低位进位输入信号ζ；的采样值Cy1控制第五NMOS管Ν5 使Ptl求积电路模块21与幅值电平对应逻辑2的功率时钟信号Φ相联系，及控制第七NMOS 管Ν7使^求积电路模块22与幅值电平对应逻辑1的功率时钟信号O1相联系，通过这种方 式可进一步降低了整个本位积输出电路2的功耗。
在此具体实施例中，P0求积电路模块21如图5a所示，其符号如图5b所示，其包括第一 NMOS管组Ml、第二 NMOS管组M2、第三NMOS管组M3、第四NMOS管组M4、第九NMOS 管N9和第一 PMOS管P1，第一 NMOS管组Ml主要由两个NMOS管组成，且两个NMOS管的源 极和漏极首尾串接，第二 NMOS管组M2主要由四个NMOS管组成，且四个NMOS管的源极和漏 极首尾串接，第三NMOS管组M3主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾 串接，第四NMOS管组M4主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接， 第一 NMOS管组Ml的第一个NMOS管的漏极和第二 NMOS管组M2的第一个NMOS管的漏极分 别接入幅值电平对应逻辑1的功率时钟信号Φ”第一 NMOS管组Ml的最后一个NMOS管的 源极和第二 NMOS管组M2的最后一个NMOS管的源极分别与Ptl求积电路模块21的信号输 出端相连接，第一 NMOS管组Ml的两个NMOS管的栅极分别输入被乘数输入信号对应的采样 值和乘数输入信号对应的采样值，第二 NMOS管组M2的四个NMOS管的栅极分别输入被乘数 输入信号对应的采样值、互补的被乘数输入信号对应的采样值、乘数输入信号对应的采样 值和互补的乘数输入信号对应的采样值，第三NMOS管组M3的第一个NMOS管的漏极和第四 NMOS管组M4的第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第 三NMOS管组Μ3的最后一个NMOS管的源极和第四NMOS管组Μ4的最后一个NMOS管的源极 分别与Ptl求积电路模块21的信号输出端相连接，第三NMOS管组Μ3的三个NMOS管的栅极 分别输入被乘数输入信号对应的采样值、乘数输入信号对应的采样值及互补的乘数输入信 号对应的采样值，第四NMOS管组Μ4的三个NMOS管的栅极分别输入乘数输入信号对应的采 样值、被乘数输入信号对应的采样值和互补的被乘数输入信号对应的采样值，第一 PMOS管 Pl的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第一 PMOS管Pl的源极和第九NMOS 管Ν9的漏极分别与Ptl求积电路模块21的信号输出端相连接，第一 PMOS管Pl的栅极分别 与第九NMOS管Ν9的栅极和Ptl求积电路模块21的反馈信号输入端即^求积电路模块22的 信号输出端相连接，第九NMOS管Ν9的源极接电源地。在此具体实施例中，^求积电路模块如图6a所示，其符号如图6b所示，其包括第 五匪OS管组M5、第六匪OS管组M6、第七匪OS管组M7、第八匪OS管组M8、第十匪OS管附0 和第二 PMOS管P2，第五匪OS管组M5和第六匪OS管组M6均由一个匪OS管组成，第七匪OS 管组M7主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，第八NMOS管组M8 主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第五NMOS管组M5的NMOS 管的漏极和第六NMOS管组M6的NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟 信号Φ，第五NMOS管组Μ5的NMOS管的源极和第六NMOS管组Μ6的NMOS管的源极分别与 瓦求积电路模块22的信号输出端相连接，第五NMOS管组Μ5的NMOS管的栅极输入互补的 被乘数输入信号对应的采样值，第六NMOS管组Μ6的NMOS管的栅极输入互补的乘数输入信 号对应的采样值，第七NMOS管组Μ7的第一个NMOS管的漏极和第八NMOS管组Μ8的第一个 NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号O1，第七NMOS管组Μ7的最后 一个NMOS管的源极和第八NMOS管组Μ8的最后一个NMOS管的源极分别与&求积电路模块 22的信号输出端相连接，第七NMOS管组Μ7的四个NMOS管的栅极分别输入被乘数输入信号 对应的采样值、互补的被乘数输入信号对应的采样值、乘数输入信号对应的采样值和互补 的乘数输入信号对应的采样值，第八NMOS管组Μ8的两个NMOS管的栅极分别输入被乘数输入信号对应的采样值和乘数输入信号对应的采样值，第二 PMOS管P2的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第二 PMOS管Ρ2的源极和第十NMOS管WO的漏极分别与$ 求积电路模块22的信号输出端相连接，第二 PMOS管P2的栅极分别与第十NMOS管WO的 栅极和^求积电路模块22的反馈信号输入端即Ptl求积电路模块21的信号输出端相连接， 第十NMOS管mo的源极接电源地。在此具体实施例中，P2求积电路模块如图7a所示，其符号如图7b所示，其包括第 九NMOS管组M9、第十NMOS管组M10、第^^一 NMOS管组Mil、第十二 NMOS管组M12、第^^一 匪OS管Nll和第三PMOS管P3，第九匪OS管组M9和第十匪OS管组MlO均由一个匪OS管组 成，第i^一 NMOS管组Mll主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接， 第十二 NMOS管组M12主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，第 九NMOS管组M9的NMOS管的漏极和第十NMOS管组的NMOS管的漏极分别接入幅值电平对 应逻辑1的功率时钟信号Φ工，第九NMOS管组M9的NMOS管的源极和第十NMOS管组MlO的 NMOS管的源极分别与&求积电路模块23的信号输出端相连接，第九NMOS管组M9的NMOS 管的栅极输入互补的被乘数输入信号对应的采样值，第十NMOS管组MlO的NMOS管的栅极 输入互补的乘数输入信号对应的采样值，第i^一 NMOS管组Mll的第一个NMOS管的漏极和 第十二 NMOS管组M12的第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信 号Φ，第i^一 NMOS管组Mll的最后一个NMOS管的源极和第十二 NMOS管组M12的最后一个 NMOS管的源极分别与&求积电路模块23的信号输出端相连接，第十一 NMOS管组Mll的两 个NMOS管的栅极分别输入被乘数输入信号对应的采样值和乘数输入信号对应的采样值， 第十二 NMOS管组M12的四个NMOS管的栅极分别输入被乘数输入信号对应的采样值、互补 的被乘数输入信号对应的采样值、乘数输入信号对应的采样值和互补的乘数输入信号对应 的采样值，第三PMOS管P3的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第三PMOS 管Ρ3的源极和第十一 NMOS管mi的漏极分别与P2求积电路模块23的信号输出端相连接， 第三PMOS管P3的栅极分别与第十一 NMOS管mi的栅极和P2求积电路模块23的反馈信号 输入端即g求积电路模块24的信号输出端相连接，第十一 NMOS管mi的源极接电源地。在此具体实施例中，^求积电路模块如图8a所示，其符号如图8b所示，其包括第 十三NMOS管组M13、第十四NMOS管组M14、第十五NMOS管组M15、第十六NMOS管组M16、 第十二 NMOS管N12和第四PMOS管P4，第十三NMOS管组M13主要由三个NMOS管组成，且 三个NMOS管的源极和漏极首尾串接，第十四NMOS管组M14主要由三个NMOS管组成，且三 个NMOS管的源极和漏极首尾串接，第十五NMOS管组M15和第十六NMOS管组M16均由一 个NMOS管组成，第十三NMOS管组M13的第一个NMOS管的漏极和第十四NMOS管组M14的 第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第十三NMOS管组 Μ13的最后一个NMOS管的源极和第十四NMOS管组Μ14的最后一个NMOS管的源极分别与耳 求积电路模块24的信号输出端相连接，第十三NMOS管组Μ13的三个NMOS管的栅极分别输 入被乘数输入信号对应的采样值、乘数输入信号对应的采样值和互补的乘数输入信号对应 的采样值，第十四NMOS管组Μ14的三个NMOS管的栅极分别输入乘数输入信号对应的采样 值、被乘数输入信号对应的采样值和互补的被乘数输入信号对应的采样值，第十五NMOS管 组Μ15的NMOS管的漏极和第十六NMOS管组Μ16的NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号φ 第十五NMOS管组M15的NMOS管的源极和第十六NMOS管组M16 的NMOS管的源极分别与g求积电路模块24的信号输出端相连接，第十五NMOS管组M15的 NMOS管的栅极输入互补的被乘数输入信号对应的采样值，第十六NMOS管组M16的NMOS管 的栅极输入互补的乘数输入信号对应的采样值，第四PMOS管P4的漏极接入幅值电平对应 逻辑2的功率时钟信号Φ，第四PMOS管Ρ4的源极和第十二 NMOS管W2的漏极分别与g求 积电路模块24的信号输出端相连接，第四PMOS管P4的栅极分别与第十二 NMOS管W2的 栅极和ζ求积电路模块24的反馈信号输入端即P2求积电路模块23的信号输出端相连接， 第十二 NMOS管附2的源极接电源地。
在此具体实施例中，进位输出电路3如图4a所示，其符号如图4b所示，其信号输 入端输入被乘数输入信号对应的采样值、乘数输入信号对应的采样值、低位进位输入信号 对应的采样值、互补的被乘数输入信号对应的采样值、互补的乘数输入信号对应的采样值 及互补的低位进位输入信号对应的采样值，进位输出电路3接入幅值电平对应逻辑2的功 率时钟信号Φ，进位输出电路3的信号输出端输出进位输出信号C。ut和互补的进位输出信 号ζ:。图4c给出了幅值电平对应逻辑2的钟控时钟信号f和幅值电平对应逻辑2的功率 时钟信号Φ的关系示意图。在此，进位输出电路3如图4a所示，其包括进位输出模块31和互补进位输出模块 32，进位输出模块31的信号输出端输出进位输出信号C。ut，互补进位输出模块32的信号输 出端输出互补的进位输出信号&，进位输出模块31和互补进位输出模块32构成一个交叉 存贮型结构。进位输出模块31主要由第十七NMOS管组M17、第十八NMOS管组M18、第十五 NMOS管附5和第五PMOS管P5组成，第十七NMOS管组Ml7主要由两个NMOS管组成，且两个 NMOS管的源极和漏极首尾串接，第十八NMOS管组M18主要由第十三NMOS管附3、第一 NMOS 管线路181和第二 NMOS管线路182组成，第一 NMOS管线路181和第二 NMOS管线路182均 由两个NMOS管组成且两个NMOS管的源极和漏极首尾串接，第十三NMOS管N13的源极分别 与第一 NMOS管线路181的第一个NMOS管的漏极和第二 NMOS管线路182的第一个NMOS管 的漏极相连接，第十七NMOS管组M17的第一个NMOS管的漏极、第十三NMOS管N13的漏极 和第五PMOS管P5的漏极均接入幅值电平对应逻辑2的功率时钟信号Φ，第十七NMOS管组 Μ17的最后一个NMOS管的源极、第一 NMOS管线路181的最后一个NMOS管的源极、第二 NMOS 管线路182的最后一个NMOS管的源极、第五PMOS管Ρ5的源极和第十五NMOS管附5的漏极 均与进位输出模块31的信号输出端相连接，第十七NMOS管组Μ17的两个NMOS管的栅极分 别输入被乘数输入信号对应的采样值和乘数输入信号对应的采样值，第十三NMOS管Ν13的 栅极输入低位进位输入信号对应的采样值，第一 NMOS管线路181的两个NMOS管的栅极分 别输入被乘数输入信号对应的采样值和乘数输入信号对应的采样值，第二 NMOS管线路182 的两个NMOS管的栅极分别输入被乘数输入信号对应的采样值和乘数输入信号对应的采样 值，第五PMOS管Ρ5的栅极分别与第十五NMOS管W5的栅极和互补进位输出模块32的信 号输出端相连接，第十五NMOS管W5的源极接电源地；互补进位输出模块32主要由第十九 NMOS管组M19、第二十NMOS管组M20、第二^^一 NMOS管组M21、第二十二 NMOS管组M22、第 十六NMOS管N16和第六PMOS管P6组成，第十九NMOS管组M19主要由第十四NMOS管附4、 第三NMOS管线路191和第四NMOS管线路192组成，第三NMOS管线路191和第四NMOS管线192路均由一个NMOS管组成，第二十NMOS管组M20主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第二i^一 NMOS管组M21和第二十二 NMOS管组M22均由一个NMOS 管组成，第十四NMOS管W4的源极分别与第三NMOS管线路191的NMOS管和第四NMOS管 线路192的NMOS管的漏极相连接，第十四NMOS管附4的漏极、第二十NMOS管组M20的第 一个NMOS管的漏极、第二i^一 NMOS管组M21的NMOS管的漏极、第二十二 NMOS管组M22的 NMOS管的漏极和第六PMOS管P6的漏极均接入幅值电平对应逻辑2的功率时钟信号Φ，第 三NMOS管线路191的NMOS管的源极、第四NMOS管线路192的NMOS管的源极、第二十NMOS 管组Μ20的最后一个NMOS管的源极、第二i^一 NMOS管组M21的NMOS管的源极、第二十二 匪OS管组M22的匪OS管的源极、第六PMOS管P6的源极和第十六匪OS管附6的漏极均与 互补进位输出模块的信号输出端32相连接，第十四NMOS管W4的栅极输入互补的低位进 位输入信号对应的采样值，第三NMOS管线路191的NMOS管的栅极输入互补的被乘数输入 信号对应的采样值，第四NMOS管线路192的NMOS管的栅极输入互补的乘数输入信号对应 的采样值，第二十NMOS管组M20的两个NMOS管的栅极分别输入互补的被乘数输入信号对 应的采样值和互补的乘数输入信号对应的采样值，第二i^一 NMOS管组M21的NMOS管的栅 极输入互补的被乘数输入信号对应的采样值，第二十二 NMOS管组M22的NMOS管的栅极输 入互补的乘数输入信号对应的采样值，第六PMOS管P6的栅极分别与第十六NMOS管me的 栅极和进位输出模块31的信号输出端相连接，第十六NMOS管me的源极接电源地。在此具体实施例中，幅值电平对应逻辑2的功率时钟信号φ和幅值电平对应逻辑 1的功率时钟信号O1的相位相同，且与幅值电平对应逻辑2的钟控时钟信号φ的相位相差 180°。实施例二 一种由实施例一给出的三值绝热低功耗乘法器单元构成的三值绝热低功耗乘法 器，如图9所示，其包括4位三值绝热低功耗乘法器单元，第一位三值绝热低功耗乘法器单 元FMO用于输入低位进位输入信号的输入端输入0即Cin = 0，第一位三值绝热低功耗乘法 器单元FMO用于输入互补的低位进位输入信号的输入端接入幅值电平对应逻辑2的钟控时 钟信号丕即ζ^ = Φ。第一位三值绝热低功耗乘法器单元FMO用于输出进位输出信号的输出 端Ctl与第二位三值绝热低功耗乘法器单元FMl用于输入低位进位输入信号的输入端相连 接，第一位三值绝热低功耗加法器单元FMO用于输出互补的进位输出信号的输出端巧与第 二位三值绝热低功耗乘法器单元FMl用于输入互补的低位进位输入信号的输入端相连接， 第二位三值绝热低功耗加法器单元FMl用于输出进位输出信号的输出端C1与第三位三值 绝热低功耗乘法器单元FM2用于输入低位进位输入信号的输入端相连接，第二位三值绝热 低功耗乘法器单元FMl用于输出互补的进位输出信号的输出端巧与第三位三值绝热低功 耗乘法器单元FM2用于输入互补的低位进位输入信号的输入端相连接，第三位三值绝热低 功耗乘法器单元FM2用于输出进位输出信号的输出端C2与第四位三值绝热低功耗乘法器 单元FM3用于输入低位进位输入信号的输入端相连接，第三位三值绝热低功耗乘法器单元 FM2用于输出互补的进位输出信号的输出端ζ与第四位三值绝热低功耗乘法器单元FM3用 于输入互补的低位进位输入信号的输入端相连接。在此具体实施例中，由于各三值绝热低功耗乘法器单元与Chinese Journalof Semi conductors 中白勺((Design of a DTCTGAL circuit and its application))(作者WangPengjun、Li Kunpeng、Mei Fengna)[半导体学报，《基于双功率时钟的DTCTGAL 电路设计及其应用》，汪鹏君、李昆鹏、梅凤娜]公开的DTCTGAL (Double Power-clock TernaryClocked Transmission Gate Adiabatic Logic)缓冲器/反向器的延迟时间相同， 均为半个时钟周期，因此在每一位三值绝热低功耗乘法器单元用于输入被乘数输入信号的 信号输入端、用于输入乘数输入信号的信号输入端、用于输入互补的被乘数输入信号的信 号输入端和用于输入互补的乘数输入信号的信号输入端分别设置有若干个第一 DTCTGAL 缓冲器91，且任一个三值绝热低功耗乘法器单元的每个信号输入端设置的第一 DTCTGAL缓 冲器91的个数相同，及相邻的两个三值绝热低功耗乘法器单元的每个信号输入端设置的 第一DTCTGAL缓冲器91的个数不相同；每一位三值绝热低功耗乘法器单元用于输出本位积 输出信号的信号输出端和用于输出互补的本位积输出信号的信号输出端分别设置有若干 个第二 DTCTGAL缓冲器92，且任一个三值绝热低功耗乘法器单元的每个信号输出端设置的 第二 DTCTGAL缓冲器92的个数相同，及相邻的两个三值绝热低功耗乘法器单元的每个信号 输出端设置的第二 DTCTGAL缓冲器92的个数不相同，通过加入第一 DTCTGAL缓冲器91和 第二 DTCTGAL缓冲器92，可以很好地调节四位三值绝热低功耗乘法器各个输入信号和各输 出信号的相位关系，使得输出信号均比输入信号延迟两个周期，且每一位三值绝热低功耗 乘法器单元的信号输出端输出的输出信号可在同一个时刻读出。图9所示的四位三值绝热 低功耗乘法器的第一位三值绝热低功耗乘法器单元FMO的信号输入端未设置第一 DTCTGAL 缓冲器，第一位三值绝热低功耗乘法器单元FMO的信号输出端设置有三个第二 DTCTGAL缓 冲器92，三个第二 DTCTGAL缓冲器92的延迟时间为1. 5个周期，加上一位三值绝热低功耗 乘法器单元FMO的延迟时间总为2个周期；第二位三值绝热低功耗乘法器单元FMl的信号 输入端设置有一个第一 DTCTGAL缓冲器91，其输入信号的输入比第一位三值绝热低功耗乘 法器单元FMO的输入信号的输入延迟半个周期，第二位三值绝热低功耗乘法器单元FMl的 输出比第一位三值绝热低功耗乘法器单元FMO的输出延迟半个周期，但通过在其信号输出 端设置两个第二 DTCTGAL缓冲器92，使得第二位三值绝热低功耗乘法器单元FMl输出的输 出信号与第一位三值绝热低功耗乘法器单元FMO输出的输出信号可同时读出；第三位三值 绝热低功耗乘法器单元FM2的信号输入端设置有两个第一 DTCTGAL缓冲器91，其输入信号 的输入比第二位三值绝热低功耗乘法器单元FMl的输入信号的输入延迟半个周期，第三位 三值绝热低功耗乘法器单元FM2的输出比第二位三值绝热低功耗乘法器单元FMl的输出延 迟半个周期，但通过在其信号输出端设置一个第二 DTCTGAL缓冲器92，使得第三位三值绝 热低功耗乘法器单元FM2输出的输出信号与第二位三值绝热低功耗乘法器单元FMl输出的 输出信号可同时读出；第四位三值绝热低功耗乘法器单元FM3的信号输入端设置有三个第 一 DTCTGAL缓冲器91，其输入信号的输入比第三位三值绝热低功耗乘法器单元FM2的输入 信号的输入延迟半个周期，第四位三值绝热低功耗乘法器单元FM3的输出比第三位三值绝 热低功耗乘法器单元FM2的输出延迟半个周期，但在其信号输出端未设置第二 DTCTGAL缓 冲器，这样使得第四位三值绝热低功耗乘法器单元FM3输出的输出信号与第三位三值绝热 低功耗乘法器单元FMl输出的输出信号可同时读出。 在图9所示的四位三值绝热低功耗乘法器还接入了另一个幅值电平对应逻辑1的 功率时钟信号^；，这是因为幅值电平对应逻辑2的钟控时钟信号丕在本级作为钟控时钟信号使用，而在下一级则可以作为功率时钟信号使用，及幅值电平对应逻辑2的功率时钟信号Φ在本级作为功率时钟信号使用，而在下一级则可以作为钟控时钟信号使用，因此当幅 值电平对应逻辑2的钟控时钟信号φ作为功率时钟信号使用，且幅值电平对应逻辑2的功 率时钟信号Φ作为钟控时钟信号使用时，为保持两个功率时钟信号的相位一致，引入了另 一个幅值电平对应逻辑1的功率时钟信号^。上述第一 DTCTGAL缓冲器91和第二 DTCTGAL缓冲器92实质上是一个能够保证输 入信号和输出信号相同的延迟器，第一 DTCTGAL缓冲器91和第二 DTCTGAL缓冲器92的输 出比输入均延迟半个时钟周期，即相差180度，为保证每一位三值绝热低功耗乘法器单元 的输入信号与其对应的钟控时钟信号相位一致，故每位输入添加若干上述第一 DTCTGAL缓 冲器91 ；为保证四位三值绝热低功耗乘法器单元的四个并行输出信号相位一致，故每位输 出添加若干第二 DTCTGAL缓冲器92。在每一位三值绝热低功耗乘法器单元的信号输入端设 置的第一 DTCTGAL缓冲器和信号输出端设置的第二 DTCTGAL缓冲器的总个数具体视待设计 的三值绝热低功耗乘法器的位数而决定，图9所示的四位三值绝热低功耗乘法器只需延迟 两个周期，因此总的只需设置三级缓冲器，如果需设计五位三值绝热低功耗乘法器则需设 置四级缓冲器，如果需设计六位三值绝热低功耗乘法器则需设置五级缓冲器，依次类推。为更好地说明本发明的三值绝热低功耗乘法器具有正确的逻辑功能和明显的低 功耗特性，进行计算机模拟实验。采用TSMC 0. 25 μ m CMOS工艺器件参数，对本发明的四位三值绝热低功耗乘法器 进行计算机模拟，模拟波形如图10所示。模拟时设定幅值电平对应逻辑1的功率时钟信号 O1、巧与幅值电平对应逻辑2的功率时钟信号φ、幅值电平对应逻辑2的钟控时钟信号φ的 幅值电压分别为1. 25V与2. 5V，NMOS管的宽长比均取0. 36 μ m/0. 24 μ m, PMOS管的宽长比 均取0. 72 μ m/0. 24 μ m, A3A2A1A0为被乘数，B3B2B1B0为乘数，P3P2P1Ptl为四位并行求积输出， C。ut为进位输出。从图10中可以看出，本位积输出信号及进位输出信号均比输入信号延迟 两个周期，符合四位三值绝热低功耗乘法器的设计要求。经分析，证明本发明的乘法器具有 正确的逻辑功能。在采用相同输入的情况下，将本发明的四位三值绝热低功耗乘法器与 ChineseJournal of Semiconductors 中的《A general method in the synthesis of ternary doublepass—transistor circuits》(作者Hang Guoqiang)[半导体学 艮，《三值 双传输管电路的通用综合方法》，杭国强]公开的DPL三值乘法器进行瞬态能耗比较，如图 11所示，图11中本发明的三值绝热低功耗乘法器的瞬态能耗曲线呈波浪式缓慢上升，该曲 线的上升部分反映向电路注入能量，下降部分表明由电源回收能量，曲线凹底的渐升现象 反映电路的能耗，在0. 9 μ s时间内，四位三值绝热低功耗乘法器节省能耗约91 %左右，足 以证明本发明的三值绝热低功耗乘法器具有明显的低功耗特性。本发明提出的三值绝热低功耗乘法器采用双功率时钟，通过自举操作的NMOS管 和CMOS-latch结构以绝热方式对输出结点电容充放电，实现了对三值信号的处理，具有极 低的功耗并降低了信号的延时。本发明的三值绝热低功耗乘法器的设计方法可进一步推广 到更高基的多值逻辑电路设计中，以提高集成电路的信息密度并降低功耗。
权利要求
一种三值绝热低功耗乘法器单元，其特征在于包括输入信号采样电路、本位积输出电路和进位输出电路，所述的输入信号采样电路的信号输入端输入被乘数输入信号、乘数输入信号、低位进位输入信号、互补的被乘数输入信号、互补的乘数输入信号及互补的低位进位输入信号，所述的输入信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的输入信号采样电路对所述的被乘数输入信号、所述的乘数输入信号、所述的低位进位输入信号、所述的互补的被乘数输入信号、所述的互补的乘数输入信号及所述的互补的低位进位输入信号进行采样，所述的输入信号采样电路的信号输出端输出所述的被乘数输入信号、所述的乘数输入信号、所述的低位进位输入信号、所述的互补的被乘数输入信号、所述的互补的乘数输入信号及所述的互补的低位进位输入信号各自对应的一组采样值；所述的本位积输出电路主要由四个求积电路模块组成，四个所述的求积电路模块的信号输入端均输入所述的被乘数输入信号对应的采样值、所述的乘数输入信号对应的采样值、所述的互补的被乘数输入信号对应的采样值及所述的互补的乘数输入信号对应的采样值，四个所述的求积电路模块分别均接入幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号，将四个所述的求积电路模块分别记为P0、P2和所述的P0求积电路模块的信号输出端与所述的求积电路模块的反馈信号输入端相连接，所述的求积电路模块的信号输出端与所述的P0求积电路模块的反馈信号输入端相连接，所述的P2求积电路模块的信号输出端与所述的求积电路模块的反馈信号输入端相连接，所述的求积电路模块的信号输出端与所述的P2求积电路模块的反馈信号输入端相连接，所述的P0求积电路模块的信号输出端与所述的本位积输出电路用于输出本位积输出信号的信号输出端之间设置有第一NMOS管，所述的第一NMOS管的源极与所述的P0求积电路模块的信号输出端相连接，所述的第一NMOS管的漏极与所述的本位积输出电路用于输出本位积输出信号的信号输出端相连接，所述的第一NMOS管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的求积电路模块的信号输出端与所述的本位积输出电路用于输出互补的本位积输出信号的信号输出端之间设置有第二NMOS管，所述的第二NMOS管的源极与所述的求积电路模块的信号输出端相连接，所述的第二NMOS管的漏极与所述的本位积输出电路用于输出互补的本位积输出信号的信号输出端相连接，所述的第二NMOS管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的P2求积电路模块的信号输出端与所述的本位积输出电路用于输出本位积输出信号的信号输出端之间设置有第三NMOS管，所述的第三NMOS管的源极与所述的P2求积电路模块的信号输出端相连接，所述的第三NMOS管的漏极与所述的本位积输出电路用于输出本位积输出信号的信号输出端相连接，所述的第三NMOS管的栅极接入所述的低位进位输入信号对应的采样值，所述的求积电路模块的信号输出端与所述的本位积输出电路用于输出互补的本位积输出信号的信号输出端之间设置有第四NMOS管，所述的第四NMOS管的源极与所述的求积电路模块的信号输出端相连接，所述的第四NMOS管的漏极与所述的本位积输出电路用于输出互补的本位积输出信号的信号输出端相连接，所述的第四NMOS管的栅极接入所述的低位进位输入信号对应的采样值；所述的进位输出电路的信号输入端输入所述的被乘数输入信号对应的采样值、所述的乘数输入信号对应的采样值、所述的低位进位输入信号对应的采样值、所述的互补的被乘数输入信号对应的采样值、所述的互补的乘数输入信号对应的采样值及所述的互补的低位进位输入信号对应的采样值，所述的进位输出电路接入幅值电平对应逻辑2的功率时钟信号，所述的进位输出电路的信号输出端输出进位输出信号和互补的进位输出信号。FSA00000091800000011.tif,FSA00000091800000012.tif,FSA00000091800000013.tif,FSA00000091800000014.tif,FSA00000091800000015.tif,FSA00000091800000016.tif,FSA00000091800000017.tif,FSA00000091800000018.tif,FSA00000091800000021.tif,FSA00000091800000022.tif
2.根据权利要求1所述的一种三值绝热低功耗乘法器单元，其特征在于所述的本位积 输出电路中设置有第五NM0S管、第六NM0S管、第七NM0S管和第八NM0S管，所述的第五NM0S 管的源极分别与所述的Po求积电路模块和所述的g求积电路模块用于接入所述的幅值电 平对应逻辑2的功率时钟信号的输入端相连接，所述的第六NM0S管的源极分别与所述的P2 求积电路模块和所述的g求积电路模块用于接入所述的幅值电平对应逻辑2的功率时钟信 号的输入端相连接，所述的第五NM0S管的漏极和所述的第六NM0S管的漏极均接入所述的 幅值电平对应逻辑2的功率时钟信号，所述的第七NM0S管的源极分别与所述的g求积电路 模块和所述的Po求积电路模块用于接入所述的幅值电平对应逻辑1的功率时钟信号的输 入端相连接，所述的第八NM0S管的源极分别与所述的g求积电路模块和所述的P2求积电 路模块用于接入所述的幅值电平对应逻辑1的功率时钟信号的输入端相连接，所述的第七 NM0S管的漏极和所述的第八NM0S管的漏极均接入所述的幅值电平对应逻辑1的功率时钟 信号，所述的第五NM0S管的栅极和所述的第七NM0S管的栅极分别与所述的第一 NM0S管的 栅极及所述的第二 NM0S管的栅极相互连接，所述的第六NM0S管的栅极和所述的第八NM0S 管的栅极分别与所述的第三NM0S管的栅极及所述的第四NM0S管的栅极相互连接。
3.根据权利要求1或2所述的一种三值绝热低功耗乘法器单元，其特征在于所述的PQ 求积电路模块包括第一 NM0S管组、第二 NM0S管组、第三NM0S管组、第四NM0S管组、第九 NM0S管和第一 PM0S管，所述的第一 NM0S管组主要由两个NM0S管组成，且两个NM0S管的源 极和漏极首尾串接，所述的第二 NM0S管组主要由四个NM0S管组成，且四个NM0S管的源极 和漏极首尾串接，所述的第三NM0S管组主要由三个匪OS管组成，且三个NM0S管的源极和 漏极首尾串接，所述的第四NM0S管组主要由三个NM0S管组成，且三个NM0S管的源极和漏 极首尾串接，所述的第一 NM0S管组的第一个NM0S管的漏极和所述的第二 NM0S管组的第一 个NM0S管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第一 NM0S 管组的最后一个NM0S管的源极和所述的第二 NM0S管组的最后一个NM0S管的源极分别与 所述的Po求积电路模块的信号输出端相连接，所述的第一 NM0S管组的两个NM0S管的栅极 分别输入所述的被乘数输入信号对应的采样值和所述的乘数输入信号对应的采样值，所述 的第二 NM0S管组的四个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样值、所 述的互补的被乘数输入信号对应的采样值、所述的乘数输入信号对应的采样值和所述的互 补的乘数输入信号对应的采样值，所述的第三NM0S管组的第一个NM0S管的漏极和所述的 第四NM0S管组的第一个NM0S管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟 信号，所述的第三NM0S管组的最后一个NM0S管的源极和所述的第四NM0S管组的最后一 个NM0S管的源极分别与所述的&求积电路模块的信号输出端相连接，所述的第三NM0S管 组的三个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样值、所述的乘数输入 信号对应的采样值及所述的互补的乘数输入信号对应的采样值，所述的第四NM0S管组的三个NM0S管的栅极分别输入所述的乘数输入信号对应的采样值、所述的被乘数输入信号 对应的采样值和所述的互补的被乘数输入信号对应的采样值，所述的第一 PM0S管的漏极 接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一 PM0S管的源极和所述的第 九NM0S管的漏极分别与所述的&求积电路模块的信号输出端相连接，所述的第一 PM0S管 的栅极分别与所述的第九NM0S管的栅极和所述的&求积电路模块的反馈信号输入端相连 接，所述的第九NM0S管的源极接电源地；所述的g求积电路模块包括第五NM0S管组、第六NM0S管组、第七NM0S管组、第八NM0S 管组、第十NM0S管和第二 PM0S管，所述的第五NM0S管组和所述的第六NM0S管组均由一个 NM0S管组成，所述的第七NM0S管组主要由四个NM0S管组成，且四个NM0S管的源极和漏极 首尾串接，所述的第八NM0S管组主要由两个NM0S管组成，且两个NM0S管的源极和漏极首 尾串接，所述的第五NM0S管组的NM0S管的漏极和所述的第六NM0S管组的NM0S管的漏极 分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第五NM0S管组的NM0S管的 源极和所述的第六NM0S管组的NM0S管的源极分别与所述的g求积电路模块的信号输出端 相连接，所述的第五NM0S管组的NM0S管的栅极输入所述的互补的被乘数输入信号对应的 采样值，所述的第六NM0S管组的NM0S管的栅极输入所述的互补的乘数输入信号对应的采 样值，所述的第七NM0S管组的第一个NM0S管的漏极和所述的第八NM0S管组的第一个NM0S 管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第七NM0S管组的最 后一个NM0S管的源极和所述的第八NM0S管组的最后一个NM0S管的源极分别与所述的g求 积电路模块的信号输出端相连接，所述的第七NM0S管组的四个NM0S管的栅极分别输入所 述的被乘数输入信号对应的采样值、所述的互补的被乘数输入信号对应的采样值、所述的 乘数输入信号对应的采样值和所述的互补的乘数输入信号对应的采样值，所述的第八NM0S 管组的两个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样值和所述的乘数输 入信号对应的采样值，所述的第二 PM0S管的漏极接入所述的幅值电平对应逻辑2的功率时 钟信号，所述的第二 PM0S管的源极和所述的第十NM0S管的漏极分别与所述的g求积电路 模块的信号输出端相连接，所述的第二 PM0S管的栅极分别与所述的第十NM0S管的栅极和 所述的瓦求积电路模块的反馈信号输入端相连接，所述的第十NM0S管的源极接电源地；所述的P2求积电路模块包括第九NM0S管组、第十NM0S管组、第十一 NM0S管组、第十二 NM0S管组、第i^一 NM0S管和第三PM0S管，所述的第九NM0S管组和所述的第十NM0S管组 均由一个NM0S管组成，所述的第i^一 NM0S管组主要由两个NM0S管组成，且两个NM0S管的 源极和漏极首尾串接，所述的第十二 NM0S管组主要由四个NM0S管组成，且四个NM0S管的 源极和漏极首尾串接，所述的第九NM0S管组的匪OS管的漏极和所述的第十NM0S管组的 NM0S管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第九NM0S管组 的NM0S管的源极和所述的第十NM0S管组的NM0S管的源极分别与所述的P2求积电路模块 的信号输出端相连接，所述的第九NM0S管组的NM0S管的栅极输入所述的互补的被乘数输 入信号对应的采样值，所述的第十NM0S管组的NM0S管的栅极输入所述的互补的乘数输入 信号对应的采样值，所述的第i^一 NM0S管组的第一个NM0S管的漏极和所述的第十二 NM0S 管组的第一个NM0S管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的 第i^一 NM0S管组的最后一个NM0S管的源极和所述的第十二 NM0S管组的最后一个NM0S管的源极分别与所述的P2求积电路模块的信号输出端相连接，所述的第十一 NM0S管组的两 个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样值和所述的乘数输入信号对 应的采样值，所述的第十二 NM0S管组的四个NM0S管的栅极分别输入所述的被乘数输入信 号对应的采样值、所述的互补的被乘数输入信号对应的采样值、所述的乘数输入信号对应 的采样值和所述的互补的乘数输入信号对应的采样值，所述的第三PM0S管的漏极接入所 述的幅值电平对应逻辑2的功率时钟信号，所述的第三PM0S管的源极和所述的第十一NM0S 管的漏极分别与所述的P2求积电路模块的信号输出端相连接，所述的第三PM0S管的栅极 分别与所述的第十一 NM0S管的栅极和所述的P2求积电路模块的反馈信号输入端相连接， 所述的第十一 NM0S管的源极接电源地；所述的耳求积电路模块包括第十三NM0S管组、第十四NM0S管组、第十五NM0S管组、第 十六NM0S管组、第十二 NM0S管和第四PM0S管，所述的第十三NM0S管组主要由三个NM0S 管组成，且三个NM0S管的源极和漏极首尾串接，所述的第十四NM0S管组主要由三个NM0S 管组成，且三个NM0S管的源极和漏极首尾串接，所述的第十五NM0S管组和所述的第十六 NM0S管组均由一个NM0S管组成，所述的第十三NM0S管组的第一个NM0S管的漏极和所述 的第十四NM0S管组的第一个NM0S管的漏极分别接入所述的幅值电平对应逻辑2的功率时 钟信号，所述的第十三NM0S管组的最后一个NM0S管的源极和所述的第十四NM0S管组的 最后一个NM0S管的源极分别与所述的g求积电路模块的信号输出端相连接，所述的第十三 NM0S管组的三个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样值、所述的乘 数输入信号对应的采样值和所述的互补的乘数输入信号对应的采样值，所述的第十四NM0S 管组的三个NM0S管的栅极分别输入所述的乘数输入信号对应的采样值、所述的被乘数输 入信号对应的采样值和所述的互补的被乘数输入信号对应的采样值，所述的第十五NM0S 管组的NM0S管的漏极和所述的第十六NM0S管组的NM0S管的漏极分别接入所述的幅值电 平对应逻辑1的功率时钟信号，所述的第十五NM0S管组的NM0S管的源极和所述的第十六 NM0S管组的NM0S管的源极分别与所述的瓦求积电路模块的信号输出端相连接，所述的第 十五NM0S管组的NM0S管的栅极输入所述的互补的被乘数输入信号对应的采样值，所述的 第十六NM0S管组的NM0S管的栅极输入所述的互补的乘数输入信号对应的采样值，所述的 第四PM0S管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四PM0S管 的源极和所述的第十二 NM0S管的漏极分别与所述的g求积电路模块的信号输出端相连接， 所述的第四PM0S管的栅极分别与所述的第十二 NM0S管的栅极和所述的g求积电路模块的 反馈信号输入端相连接，所述的第十二 NM0S管的源极接电源地。
4.根据权利要求3所述的一种三值绝热低功耗乘法器单元，其特征在于所述的进位输 出电路包括进位输出模块和互补进位输出模块，所述的进位输出模块的信号输出端输出所 述的进位输出信号，所述的互补进位输出模块的信号输出端输出所述的互补的进位输出信 号，所述的进位输出模块主要由第十七NM0S管组、第十八NM0S管组、第十五NM0S管和第五 PM0S管组成，所述的第十七NM0S管组主要由两个NM0S管组成，且两个NM0S管的源极和漏 极首尾串接，所述的第十八NM0S管组主要由第十三NM0S管、第一 NM0S管线路和第二 NM0S 管线路组成，所述的第一匪OS管线路和所述的第二 NM0S管线路均由两个NM0S管组成且 两个NM0S管的源极和漏极首尾串接，所述的第十三NM0S管的源极分别与所述的第一 NM0S管线路的第一个NM0S管的漏极和所述的第二 NM0S管线路的第一个NM0S管的漏极相连接， 所述的第十七NM0S管组的第一个NM0S管的漏极、所述的第十三NM0S管的漏极和所述的第 五PM0S管的漏极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第十七NM0S 管组的最后一个NM0S管的源极、所述的第一 NM0S管线路的最后一个匪OS管的源极、所述 的第二 NM0S管线路的最后一个NM0S管的源极、所述的第五PM0S管的源极和所述的第十五 NM0S管的漏极均与所述的进位输出模块的信号输出端相连接，所述的第十七NM0S管组的 两个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样值和所述的乘数输入信号 对应的采样值，所述的第十三NM0S管的栅极输入所述的低位进位输入信号对应的采样值， 所述的第一 NM0S管线路的两个NM0S管的栅极分别输入所述的被乘数输入信号对应的采样 值和所述的乘数输入信号对应的采样值，所述的第二 NM0S管线路的两个NM0S管的栅极分 别输入所述的被乘数输入信号对应的采样值和所述的乘数输入信号对应的采样值，所述的 第五PM0S管的栅极分别与所述的第十五NM0S管的栅极和所述的互补进位输出模块的信号 输出端相连接，所述的第十五NM0S管的源极接电源地；所述的互补进位输出模块主要由第十九NM0S管组、第二十NM0S管组、第二i^一 NM0S 管组、第二十二 NM0S管组、第十六NM0S管和第六PM0S管组成，所述的第十九NM0S管组主要 由第十四NM0S管、第三NM0S管线路和第四NM0S管线路组成，所述的第三NM0S管线路和所 述的第四NM0S管线路均由一个NM0S管组成，所述的第二十NM0S管组主要由两个NM0S管 组成，且两个NM0S管的源极和漏极首尾串接，所述的第二十一 NM0S管组和所述的第二十二 NM0S管组均由一个NM0S管组成，所述的第十四NM0S管的源极分别与所述的第三NM0S管线 路的NM0S管和所述的第四NM0S管线路的NM0S管的漏极相连接，所述的第十四NM0S管的 漏极、所述的第二十NM0S管组的第一个NM0S管的漏极、所述的第二i^一 NM0S管组的NM0S 管的漏极、所述的第二十二 NM0S管组的NM0S管的漏极和所述的第六PM0S管的漏极均接 入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三NM0S管线路的NM0S管的源极、 所述的第四NM0S管线路的NM0S管的源极、所述的第二十NM0S管组的最后一个NM0S管的 源极、所述的第二i^一 NM0S管组的NM0S管的源极、所述的第二十二 NM0S管组的NM0S管 的源极、所述的第六PM0S管的源极和所述的第十六NM0S管的漏极均与所述的互补进位输 出模块的信号输出端相连接，所述的第十四NM0S管的栅极输入所述的互补的低位进位输 入信号对应的采样值，所述的第三NM0S管线路的NM0S管的栅极输入所述的互补的被乘数 输入信号对应的采样值，所述的第四NM0S管线路的NM0S管的栅极输入所述的互补的乘数 输入信号对应的采样值，所述的第二十NM0S管组的两个NM0S管的栅极分别输入所述的互 补的被乘数输入信号对应的采样值和所述的互补的乘数输入信号对应的采样值，所述的第 二十一 NM0S管组的NM0S管的栅极输入所述的互补的被乘数输入信号对应的采样值，所述 的第二十二 NM0S管组的NM0S管的栅极输入所述的互补的乘数输入信号对应的采样值，所 述的第六PM0S管的栅极分别与所述的第十六NM0S管的栅极和所述的进位输出模块的信号 输出端相连接，所述的第十六NM0S管的源极接电源地。
5.根据权利要求4所述的一种三值绝热低功耗乘法器单元，其特征在于所述的输入信 号采样电路包括原输入信号采样电路模块和互补输入信号采样电路模块，所述的原输入信 号采样电路模块主要由一组NM0S管组成，所述的原输入信号采样电路模块中的各个NM0S 管的源极分别输入所述的被乘数输入信号、所述的乘数输入信号和所述的低位进位输入信号，所述的原输入信号采样电路模块中的各个NM0S管的漏极分别作为原采样节点，输出所 述的被乘数输入信号对应的一组采样值、所述的乘数输入信号对应的一组采样值和所述的 低位进位输入信号对应的一组采样值，所述的原输入信号采样电路模块中的各个NM0S管 的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号；所述的互补输入信号采样电路模 块主要由另一组NM0S管组成，所述的互补输入信号采样电路模块中的各个NM0S管的源极 分别输入所述的互补的被乘数输入信号、所述的互补的乘数输入信号和所述的互补的低位 进位输入信号，所述的互补输入信号采样电路模块中的各个NM0S管的漏极分别作为互补 采样节点，输出所述的互补的被乘数输入信号对应的一组采样值、所述的互补的乘数输入 信号对应的一组采样值和所述的互补的低位进位输入信号对应的一组采样值，所述的互补 输入信号采样电路模块中的各个NM0S管的栅极接入所述的幅值电平对应逻辑2的钟控时 钟信号。
6.根据权利要求1所述的一种三值绝热低功耗乘法器单元，其特征在于所述的幅值电 平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同， 且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180°。
7.一种由权利要求1所述的三值绝热低功耗乘法器单元构成的三值绝热低功耗乘法 器，其特征在于包括多位三值绝热低功耗乘法器单元，所述的三值绝热低功耗乘法器单元 包括输入信号采样电路、本位积输出电路和进位输出电路，所述的输入信号采样电路的信 号输入端输入被乘数输入信号、乘数输入信号、低位进位输入信号、互补的被乘数输入信 号、互补的乘数输入信号及互补的低位进位输入信号，所述的输入信号采样电路接入幅值 电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的 输入信号采样电路对所述的被乘数输入信号、所述的乘数输入信号、所述的低位进位输入 信号、所述的互补的被乘数输入信号、所述的互补的乘数输入信号及所述的互补的低位进 位输入信号进行采样，所述的输入信号采样电路的信号输出端输出所述的被乘数输入信 号、所述的乘数输入信号、所述的低位进位输入信号、所述的互补的被乘数输入信号、所述 的互补的乘数输入信号及所述的互补的低位进位输入信号各自对应的一组采样值；所述的本位积输出电路主要由四个求积电路模块组成，四个所述的求积电路模块的 信号输入端均输入所述的被乘数输入信号对应的采样值、所述的乘数输入信号对应的采样 值、所述的互补的被乘数输入信号对应的采样值及所述的互补的乘数输入信号对应的采样 值，四个所述的求积电路模块分别均接入幅值电平对应逻辑2的功率时钟信号和幅值电平 对应逻辑1的功率时钟信号，将四个所述的求积电路模块分别记为Po、g、P2和g，所述的Po 求积电路模块的信号输出端与所述的&求积电路模块的反馈信号输入端相连接，所述的& 求积电路模块的信号输出端与所述的P。求积电路模块的反馈信号输入端相连接，所述的P2 求积电路模块的信号输出端与所述的g求积电路模块的反馈信号输入端相连接，所述的g 求积电路模块的信号输出端与所述的P2求积电路模块的反馈信号输入端相连接，所述的P。 求积电路模块的信号输出端与所述的本位积输出电路用于输出本位积输出信号的信号输 出端之间设置有第一 NM0S管，所述的第一 NM0S管的源极与所述的&求积电路模块的信号 输出端相连接，所述的第一 NM0S管的漏极与所述的本位积输出电路用于输出本位积输出 信号的信号输出端相连接，所述的第一 NM0S管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的^求积电路模块的信号输出端与所述的本位积输出电路用于输出 互补的本位积输出信号的信号输出端之间设置有第二 NM0S管，所述的第二 NM0S管的源极 与所述的&求积电路模块的信号输出端相连接，所述的第二 NM0S管的漏极与所述的本位积 输出电路用于输出互补的本位积输出信号的信号输出端相连接，所述的第二 NM0S管的栅 极接入所述的互补的低位进位输入信号对应的采样值，所述的P2求积电路模块的信号输出 端与所述的本位积输出电路用于输出本位积输出信号的信号输出端之间设置有第三NM0S 管，所述的第三NM0S管的源极与所述的P2求积电路模块的信号输出端相连接，所述的第三 NM0S管的漏极与所述的本位积输出电路用于输出本位积输出信号的信号输出端相连接，所 述的第三NM0S管的栅极接入所述的低位进位输入信号对应的采样值，所述的耳求积电路模 块的信号输出端与所述的本位积输出电路用于输出互补的本位积输出信号的信号输出端 之间设置有第四NM0S管，所述的第四NM0S管的源极与所述的^求积电路模块的信号输出 端相连接，所述的第四NM0S管的漏极与所述的本位积输出电路用于输出互补的本位积输 出信号的信号输出端相连接，所述的第四NM0S管的栅极接入所述的低位进位输入信号对 应的采样值；所述的进位输出电路的信号输入端输入所述的被乘数输入信号对应的采样值、所述的 乘数输入信号对应的采样值、所述的低位进位输入信号对应的采样值、所述的互补的被乘 数输入信号对应的采样值、所述的互补的乘数输入信号对应的采样值及所述的互补的低位 进位输入信号对应的采样值，所述的进位输出电路接入幅值电平对应逻辑2的功率时钟信 号，所述的进位输出电路的信号输出端输出进位输出信号和互补的进位输出信号；每一位所述的三值绝热低功耗乘法器单元用于输出进位输出信号的信号输出端与下 一位所述的三值绝热低功耗乘法器单元用于输入低位进位输入信号的信号输入端相连接， 每一位所述的三值绝热低功耗乘法器单元用于输出互补的进位输出信号的信号输出端与 下一位所述的三值绝热低功耗乘法器单元用于输入互补的低位进位输入信号的信号输入 端相连接，最低位的所述的三值绝热低功耗乘法器单元用于输入低位进位输入信号的信号 输入端输入0，最低位的所述的三值绝热低功耗乘法器单元用于输入互补的低位进位输入 信号的信号输入端接入所述的幅值电平对应逻辑2的钟控时钟信号。
8.根据权利要求7所述的一种三值绝热低功耗乘法器，其特征在于每个所述的三值 绝热低功耗乘法器单元用于输入被乘数输入信号的输入端、用于输入乘数输入信号的输入 端、用于输入互补的被乘数输入信号的输入端和用于输入互补的乘数输入信号的信号输入 端分别设置有若干个第一 DTCTGAL缓冲器，且任一个所述的三值绝热低功耗乘法器单元的 每个信号输入端设置的所述的第一 DTCTGAL缓冲器的个数相同，及相邻的两个所述的三值 绝热低功耗乘法器单元的每个信号输入端设置的所述的第一 DTCTGAL缓冲器的个数不相 同；所述的三值绝热低功耗乘法器单元用于输出求和输出信号的信号输出端和用于输出互 补的求和输出信号的信号输出端分别设置有若干个第二 DTCTGAL缓冲器，且任一个所述的 三值绝热低功耗乘法器单元的每个信号输出端设置的所述的第二 DTCTGAL缓冲器的个数 相同，及相邻的两个所述的三值绝热低功耗乘法器单元的每个信号输出端设置的所述的第 二 DTCTGAL缓冲器的个数不相同。
9.根据权利要求8所述的一种三值绝热低功耗乘法器，其特征在于所述的第一DTCTGAL缓冲器的延迟时间、所述的第二 DTCTGAL缓冲器的延迟时间与所述的三值绝热低 功耗乘法器单元的延迟时间相同，均为半个时钟周期。
10.根据权利要求8或9所述的一种三值绝热低功耗乘法器，其特征在于所述的第一 DTCTGAL缓冲器和所述的第二 DTCTGAL缓冲器均为输入信号和输出信号相同的缓冲器，所 述的第一 DTCTGAL缓冲器和所述的第二 DTCTGAL缓冲器的输出比输入均延迟半个时钟周 期。
全文摘要
本发明公开了一种三值绝热低功耗乘法器单元及乘法器，该乘法器单元首先用钟控时钟信号控制输入信号采样电路中的各个NMOS管对各输入信号进行采样，然后采样得到的各采样值按照要求实现的乘法逻辑关系通过自举操作的NMOS管构建相应的四个求积电路模块和交叉存贮型结构的进位输出电路，功率时钟Φ1、Φ通过四个求积电路模块和进位输出电路完成对输出负载的赋值和能量回收，能够实现正确的逻辑功能；与DPL三值乘法器相比，在0.9μs时间内，本发明的四位三值绝热低功耗乘法器能够节省能耗约91％左右，具有明显的低功耗特性。
文档编号G06F7/52GK101833433SQ20101016514
公开日2010年9月15日 申请日期2010年5月4日 优先权日2010年5月4日
发明者李昆鹏, 汪鹏君 申请人:宁波大学