专利名称：一种用于长期在轨工作的星载sram型fpga的配置方法及系统的制作方法
技术领域：
本发明涉及SRAM型FPGA用于星载设备，工作在太空高辐照环境时的抗单粒子加固设计中FPGA的配置及监测设计，具体涉及一种用于长期在轨工作的星载SRAM型FPGA的配置方法及系统。
背景技术：
星载雷达高度计是一种主动式微波遥感器，它能够实现对海面高度、海面有效波 高、海面后向散射系数和海面风速的有效测量。对这些数据的进一步反演可应用于海洋地球物理学、海洋动力学、海洋气候学以及极冰检测等方面的研究。HY-2雷达高度计是双频雷达，有Ku和C两个波段，数控单元采用Xilinx公司的Virtex II系列的2V3000这种SRAM型FPGA实现对整个高度计系统的发射单元、微波前端、功率放大器等的开关时序控制、接收机增益控制、回波信号采集并由DSP进行跟踪处理、通过卫星平台与地面通信等重任，且在轨期间属于长期不间断运行，因此FPGA的高可靠性设计关系到整个系统的安全。但这种SRAM型FPGA是单粒子敏感器件，根据该公司的官方网站提供的资料及国内对该器件的抗辐照试验结果，该器件工作在HY-2卫星这种约960Km这种轨道上，每天遭遇单粒子事件约4-6次，因此抗/ (缓解)单粒子效应是FPGA可靠性设计中需要关注的一个重要方面。SRAM型FPGA不是上电即运行，而是需要先从PROM加载程序到FPGA的配置RAM中。配置完成后才进入工作状态，而FPGA上电复位电路(P0R:power on reset)是单粒子功能中断(SEFI)的敏感部分，上电配置过程可能失效；虽然SEFI发生的概率极低，但是一旦发生造成的影响很严重，因此工作于太空环境的星载设备的设计中也需要重点考虑。用于地面设备的FPGA —般不需要对FPGA的配置成功与否进行监测。因为只要电路及系统设计合理，不存在配置不成功的问题，同时由于不需要考虑单粒子效应，因此不必做三模冗余和重配置设计。单粒子翻转(SEU)是指高能粒子打在关键节点上造成存储单元位翻转，对于SRAM型FPGA，发生单粒子翻转的部位包括FPGA的配置存储器、寄存器本身、LUT存储器、BlockRAM存储器等的位翻转。单粒子瞬态脉冲(SET)是由于高能粒子在布线路径上产生一个瞬态电流脉冲而影响到下一级逻辑电路的输入，造成该逻辑电路输出紊乱。SET引起FPGA内部逻辑电路的瞬间错误，其影响也相当于一次SEU。SEU和SET是发生频率较高的两类单粒子效应。现有技术采用“三模冗余设计+定期重配置”的方式有效地缓解SEU。三模冗余设计思想是将同样的功能小模块拷贝成三份，再由表决器输出，只要其中两份正常，整个逻辑功能就是正确的；而定期重配置解决的是错误累计的问题；目前工作于太空环境的FPGA，或多或少都包含有三模冗余设计；对于在轨期间属于短期间段性工作的FPGA，为防单粒子效应，应该做三模冗余设计，但不需要设计成定期重配置；这是因为对于短期的间段性开机工作的FPGA，由于一次开机时间较短，一个工作周期内三份同样逻辑单元发生单粒子翻转不太可能累计到2份而导致输出错误。而对于在轨期间长期工作的FPGA，三份同样逻辑单元发生错误可能会累计到2份，最终导致该功能单元错误以致整个系统发生错误。因此，定期重配置能解决错误的累积问题。但是现有的重配置技术一般通过发程控指令来实现，而有些设计没有重配置功能，若发现单粒子效应只能对设备进行关、开机来消除。这样会大大降低在轨长期工作含这种SRAM型FPGA的设备的自动化水平，同时反复开关机增加对继电器的使用频率。三模冗余设计资源开销大，但对工作于太空环境的星载设备来说，可靠性是首先要考虑的，采用以更多的资源换取可靠性是必要的。
发明内容
本发明的目的在于，为缓解在太空高辐射环境长期工作的采用三模冗余设计的SRAM型的FPGA发生的单粒子效应的错误累加，本发明提供一种FPGA定期重配置和对其配置情况进行监测的方法，当监测到配置未能按期完成或正常工作期间出现配置错误时及时启动在线重配置；同时本发明还采用一种上电延迟配置的手段克服开机瞬间电源波动导致 的配置错误发生的问题。有效提高了在太空高辐射环境长期工作的SRAM型FPGA可靠性，即本发明提供一种用于长期在轨工作的星载SRAM型FPGA的配置方法及系统。为实现上述发明目的，本发明采用DSP实现所述星载SRAM型FPGA可靠性中的FPGA配置方法，包含上电延时配置，FPGA的上电后采用延时配置策略避开开机瞬间电源波动导致配置错误。定期重配置步骤，该步骤针对测量工作中的FPGA，DSP定期对对所述FPGA进行在线重配置；监测的步骤，该步骤包含对上电配置及在线重配置进行监测，所述DSP对FPGA的上电配置及由DSP控制的FPGA在线重配置的完成情况进行监测子步骤，以及对处于正常工作中的FPGA的配置情况进行监测子步骤；当所述DSP监测到所述FPGA在规定的时间段内未能正常完成配置或处于正常工作中的FPGA发生配置错误时，所述DSP对所述FPGA进行
在线重配置；所述DSP对所述FPGA进行在线重配置过程为在不断电的情况下所述DSP启动控制对所述FPGA的配置引脚施加一个大于300ns的低电平脉冲，完成对配置逻辑的复位操作，之后FPGA自动进行配置过程。其中，所述定期重配置的周期可以通过地面数据注入进行修改；复位配置逻辑进行重配置的步骤为在不断电的情况下所述DSP启动控制对所述FPGA的配置复位引脚施加一个大于300ns的低电平脉冲，完成对配置逻辑的复位操作，之后FPGA自动进行配置过程。上述技术方案中，所述的具体配置过程包含清除配置存储器的步骤、装载配置数据中贞的步骤、CRC校验的步骤和Start-Up的步骤。所述的延时配置策略为:利用看门狗上电时其输出RESET引脚产生200ms的低电平，将该信号接到FPGA miNIT — 5引脚就可实现FPGA上电后延迟200ms后配置；其中，该方式所述的FPGA包含地面或星载的SRAM型FPGA。
上述技术方案中，对所述FPGA上电配置及由DSP控制的FPGA在线重配置的完成情况进行监测步骤，如果所述DSP在上电正常工作后3秒内没有检测到其通用输入口 TINPl口为’ 0’，或由DSP启动FPGA在线重配置后3秒内没有检测到其通用输入口 TINPl 口为’ 0’，则表示FPGA配置失败；如果所述DSP在3秒内检测到其通用输入口 TINPl 口为’ 0’，则表示与该FPGA配置成功，DSP通知FPGA进入正常测量工作状态。所述一个大于300ns的低电平脉冲采用以下步骤获得DSP设置其(即片选I)地址空间的EMIF(即外部存储器接口 )控制寄存器CElCTL的写时序为其最慢时序，即“建立/选通/保持”时间分别为“ 15/63/3”个DSP周期，合计81个DSP周期，其中CPU周期为9. 6ns，这样DSP单次写的时间为81x 9.6ns =777. 6ns。这样当DSP需要对FPGA重配置时，DSP对⑶地址空间的某地址执行写操作，选通三八译码器连接着FPGA的引脚的那路输出，使该输出产生一个宽度为777. 6ns (=DSP指令周期9. 6ns X单次写周期数81)的低电平脉冲，该低电平作用到FPGA的，FPGA就会开始在线重配置过程。
优选的，所述上电配置、在线重配置过程中以及配置完成后至DSP控制FPGA进入正常测量工作之前，受FPGA控制的给系统所有其他设备的开关均为“关”的状态，保证了系统的安全。所述保证系统安全方法是系统设计约定FPGA控制的系统开关，电平控制的定义为高电平关，低电平开，沿控制的定义为下降沿关，上升沿开；将FPGA的HSWAP_EN引脚通过一个电阻下拉到地，可保障在FPGA上电配置期间所有I/O都为高电‘1’，这样FPGA配置期间由FPGA控制的给系统所有其他设备的开关均为“关”的状态；FPGA设置所有寄存器的初始值均为‘ I ’，这样在FPGA配置完成后至DSP控制FPGA进入正常测量工作之前，受FPGA控制的给系统所有其他设备的开关均为“关”的状态。针对以上提出的方法，一种用于长期在轨工作的星载SRAM型FPGA的配置系统，包含DSP、FPGA和若干PR0M，其特征在于，所述系统还包含上电延时配置方法，用看门狗的复位输出端口连接到FPGA的配置引脚推
,
迟FPGA引导程序；配置监测方法，FPGA的配置引脚“DONE”通过反相器连到DSP通用输入端口，FPGA正常配置完成后，其配置引脚“DONE”会自动被拉高为‘ I’，该配置引脚经反相器连接到DSP的通用输入端口，DSP通过查询该通用输入端口判断FPGA配置是否正确。重配置方法，当DSP监测到FPGA配置错误或定期重配置中断到来时，在不断电的情况下，DSP启动对FPGA的在线重配置。PROM属于熔丝型高可靠性器件，DSP和FPGA程序均长期保存在各自的PROM。DSP和FPGA正常工作前都需要从各自的PROM弓I导程序到各自的片内RAM。优选的，所述定期重配置周期可以通过地面数据注入进行修改。所述一个大于300ns的低电平脉冲采用以下步骤获得DSP设置其(即片选I)地址空间的EMIF(即外部存储器接口 )控制寄存器CElCTL的写时序为其最慢时序，即“建立/选通/保持”时间分别为“ 15/63/3”个DSP周期，合计81个DSP周期，其中CPU周期为9. 6ns，这样DSP单次写的时间为81x 9.6ns =777. 6ns。这样当DSP需要对FPGA重配置时，DSP对地址空间的某地址执行写操作，选通三八译码器连接着FPGA的引脚的那路输出，使该输出产生一个宽度为777. 6ns (=DSP指令周期9. 6ns X单次写周期数81)的低电平脉冲，该低电平作用到FPGA的，FPGA就会开始在线重配置过程。优选的，所述上电配置、在线重配置过程中以及配置完成后至DSP控制FPGA进入正常测量工作之前，受FPGA控制的给系统所有其他设备的开关均为“关”的状态，保证了系统的安全。所述保证系统安全方法是系统设计约定由FPGA控制的系统开关，电平控制的定义为高电平关，低电平开，沿控制的定义为下降沿关，上升沿开^fFPGA的HSWAP EN引脚通过一个电阻下拉到地，可保障在FPGA上电配置期间所有I/O都为高电‘1’，这样FPGA配置期间由FPGA控制的给系统所有其他设备的开关均为“关”的状态；
FPGA软件设置所有寄存器的初始值均为‘I’，这样在FPGA配置完成后至DSP控制FPGA进入正常测量工作之前，受FPGA控制的给系统所有其他设备的开关均为“关”的状态。本发明的优点在于，提供上电延时配置的策略可以避免开机瞬间由于电源波动而导致FPGA配置错误的发生，同时减小了对供配电设计的要求；利用DSP对FPGA的配置完成情况进行监测，避免了在太空高辐射环境中FPGA配置由于遭遇单粒子功能中断造成配置不成功而导致整个系统不能正常开机工作，由DSP实时监测，当发现FPGA配置不成功时DSP会自动启动重配置，不需要地面人工干预，且比人工干预恢复要快得多，还减少继电器的开关次数；定期重配置，对于长期在太空高辐射环境中工作采用三模冗余设计的SRAM型FPGA，定期重配置防止由于单粒子翻转的累加而导致FPGA的功能发生错误；定期重配置的周期可通过地面数据注入进行修改，这样工作在太空环境的星载设备，通过一段时间的数据积累，获得一个频度适中的重配置周期，通过地面数据注入修改软件设置的缺省定期重配置的周期，同时还可根据太空辐射水平的变化，比如在太阳活动峰年辐射水平会加强，此时可以注入一个相对较短的定期重配置周期。
图I是本发明的提高FPGA可靠性的流程示意图；图2是本发明实施策略与实际FPGA配置流程相结合示意图；图3是本发明提供的一个具体上电配置系统的组成示意图。
具体实施例方式下面结合附图和实施例对本发明进行进一步说明。如图I所示，本发明所述的星载系统的FPGA采用三模冗余设计，为了避免由于单粒子翻转引起FPGA局部错误的累积地发生，本发明提供了包含上电配置、配置监测、在线重配置和定期重配置等设计策略，具体工作流程为上电步骤，所述FPGA采用延时配置策略避开开机瞬间电源波动导致配置错误；监测上电完成后配置情况的步骤，所述DSP监测所述FPGA上电结束后的配置情况，如果监测到配置成功则通知所述FPGA进入正常测量状态；如果所述DSP监测到所述FPGA配置失败，则进入复位配置逻辑进行重配置的步骤；在线重配置过程为在不断电的情况下所述DSP启动控制对所述FPGA的配置复位引脚施加一个大于300ns的低电平脉冲，完成对配置逻辑的复位操作，之后FPGA自动进行配置过程。DSP启动FPGA重配置后，同样还是要监测FPGA配置的完成情况，如果监测到配置成功则通知所述FPGA进入正常测量状态；如果所述DSP监测到所述FPGA配置失败，则进入复位配置逻辑启动FPGA在线重配置的步骤；正常工作状态下，DSP周期性监测FPGA是否发生了配置错误，如果是则DSP复位FPGA配置逻辑启动FPGA在线重配置；正常工作状态下，当DSP内部定期重配置定时器中断到达时，DSP也复位FPGA配置逻辑启动FPGA在线重配置；其中，所述的重配置过程包含清除配置存储器、装载配置数据帧、CRC校验和Start-Up 进程。如图2所示，该图为本发明实施策略与实际FPGA配置流程相结合示意图，描述如下系统上电，如图I所示当FPGA供电电压满足如下条件内核电压VCCINT大于I. 2V、辅助电压VCCAUX大于2. 5V、Bank4的IO电压VCCO大于I. 5V后，配置过程自动进入到清除配置存储器过程，清除配置存储器过程中FPGA的7A//r —5为低电平;FPGA配置引脚MO为双向引脚，该引脚还可以利用外部使其保持为低电平‘0’，使FPGA维持在清楚配置存储器过程中，本发明看门狗输出信号^^连到该引脚，利用看门狗上电后其维持低电平200ms，这200ms内FPGA配置流程维持在清除配置存储器过程，当^^信号变为高电平‘I’后，FPGA才开始后续的配置进程。当配置进程检测到選Zr —5为高电平‘I’后，FPGA配置进程检查配置模式引脚，之后从程序存储器装载配置数据帧到FPGA的配置RAM中，再进行CRC校验。如果CRC校验值不匹配，则/MT —5变为低电平标志CRC校验失败，配置过程结束。如果CRC校验正确，则其配置引脚“DONE”变为高电平‘I’ ；再进行Start-Up，之后FPGA就进入用户控制模式。本发明就是将配置引脚“DONE”经反相器连到DSP的一个通用输入引脚，DSP通过查询该通用输入引脚判断FPGA是否正确配置。如果需要对FPGA进行在线重配置，只需对其配置复位引脚施加一个宽度大于300ns的电平，就可复位配置逻辑，巧^变高电平后自动开始上述清楚配置存储器、装载配置数据巾贞、CRC校验、Start-Up等进程。如图3所示，该图为一个具体FPGA配置及监测系统的组成示意图。具体描述如下I)上电延时配置设计延时配置的目的是避开上电期间由于电源波动而导致配置错误；方法是利用UlMax706上电时其输出产生200ms的低电平，将该信号接到FPGA的/MT —5引脚就可实现FPGA上电后延迟200ms后配置。2)FPGA上电配置期间输出控制的可靠性保障措施 系统设计约定FPGA控制的系统开关，电平平控制的定义为高电平关，低电平开，沿控制的定义为下降沿关，上升沿开；将FPGA的HSWAP_EN引脚通过一个电阻下拉到地，可保障在FPGA上电配置期间所有I/O都为高电‘1’，这样FPGA配置期间受FPGA控制的给系统所有其他设备的开关均为“关”的状态；FPGA软件设置所有寄存器的初始值均为‘I’，这样在FPGA配置完成后至DSP控制FPGA进入正常测量工作之前，受FPGA控制的给系统所有其他设备的开关均为“关”的状态。3) DSP对FPGA的配置情况进行监测设计DSP对FPGA的配置进行监测的必要性在于系统上电后DSP需要从PROM U9引导程序到其片内程序RAM中，同时FPGA也需要从其PROM U8引导程序到FPGA的配置RAM中，由于DSP引导程序采用并行方式、引导速度 快、需要引导的程序小，因此实际结果是DSP较FPGA约提前2. 8秒完成程序引导。系统加电时如果DSP在3秒内没有检测到TINPl 口为’ 0’，则表示FPGA上电配置失败。FPGA加载并正常工作后，其“DONE”引脚应该保持在‘高，电平，如不然则说明FPGA的配置逻辑发生了因SEU等原因导致配置错误。因此正常工作后DSP仍需要通过其TINPl口随时监测FPGA配置引脚。若DSP加载是由于其看门狗复位引起的，而DSP程序跑飞造成看门狗复位可能的原因之一是FPGA遭遇了 SEU错误，导致FPGA与DSP通讯出现故障，此时若DSP加载开始工作后即自顾自工作，没有发现FPGA的故障并进行处理，其结果只可能是DSP不停地自复位。无法从故障中恢复过来。硬件设计FPGA的配置引脚“DONE”经反相器连到DSP在此用作通用输入口的定时器TINPl 口，DSP软件设计为DSP开始工作后就以IOms间隔不停地查询其TINPl 口，当查询到TINPl 口为’ 0’时，表示FPGA已经配置完成(即FPGA的配置引脚“DONE”被拉高到‘I’)，此时DSP向FPGA写高度控制字、测量AGC值、DDS带宽控制等，开启中断，并通知FPGA开启雷达时序控制，DSP和FPGA均进入正常测量工作模式，整个雷达高度计系统开始测量。4) DSP对FPGA重配置硬件设计在FPGA不下电的情况下对其配置引脚两5石施加一个不小于300ns的低电平，FPGA就会重新配置；但必须确保设计重配置电路应该不影响FPGA上电自配置。电路硬件设计如图3。DSP的EA17、EA18连到译码器LVC138的两个输入端A、B，DSP输出片选使能信号CEl通过线驱动LVTH16244分成两路输出，一路CEirOl38给译码器LVC138的低电平有效地片选输入端。DSP的硬件设计使B00TM0DE[4:0] = “01101”即DSP的 Memory Mapped 为 MAPI。DSP软件设计DSP的软件设计设置CEl地址空间的EMIF控制寄存器CElCTL的读/写时序用其缺省的最慢时序，即Set/Strobe/Hold分别是15/63/3个DSP时钟周期，由于硬件设计DSP的时钟周期是9. 6ns，Memory Mapped为MAPI时。DSP启动FPGA的重配置方法是对地址0x01460000执行单次写操作，这样对应着CEl = ‘0’，EA17 = ‘I’ EA18 = ‘I’，经三八译码器LVC138，其输出Y4引脚就产生一个宽度为(15+63+3)CycleX9. 6ns = 777.6ns的低电平，该低电平宽度大于300ns，经R4到FPGA的^5石引脚。
本方案设计的是定期对FPGA进行重配置，定期重配置的优越性在于卫星经过一段时间的在轨运行观察后，得到比较合理的定期重配置周期并通过地面上注数据块最终由DSP接收并进行解读和执行，之后就不需要人工干预；另一方面若任务执行期间发现SEU错误，还可以上注很短的定期重配置周期( 约3分钟)实现即时复位，复位完后还需注入较正常的定期重配置周期。重配置电路对FPGA上电配置的影响该重配置电路设计不会影响FPGA的上电配置。DSP的地址0x01460000是专用于重配置FPGA的，其他任何时候只要不对该地址执行读/写操作，LVC138的Y4输出引脚就是高阻态，不会对FPGA产生影响。扩展性分析“DSP+FPGA”架构设计已成为目前较为通用的高速数字信号处理平台，已广泛用于雷达信号跟踪处理、实时图像处理、通讯方面的软件无线电等领域，在星载设备上也有广泛的运用。这种FPGA配置监测电路在任何“DSP(或CPU)+SRAM型FPGA”的设计中都可使用，是一种简单有效的高可靠性设计。最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
权利要求
1.一种用于长期在轨工作的星载SRAM型FPGA的配置方法，用于提高在太空高辐射环境中长期工作的星载SRAM型FPGA的可靠性，其中该FPGA采用三模冗余设计提高其可靠性，所述方法利用DSP实现所述星载SRAM型FPGA可靠性中的FPGA配置，具体包含 定期重配置步骤，该步骤针对测量工作中的FPGA，DSP定期对所述FPGA进行在线重配置； 监测的步骤，该步骤包含对上电配置及在线重配置进行监测，所述DSP对FPGA的上电配置和由DSP控制的FPGA在线重配置的完成情况进行监测子步骤，以及对处于正常工作中的FPGA的配置情况进行监测子步骤；当所述DSP监测到所述FPGA在规定的时间段内未能正常完成配置或处于正常工作中的FPGA发生配置错误时，所述DSP对所述FPGA进行在线重配置； 其中，所述定期重配置的周期可以通过地面数据注入进行修改； 所述DSP对所述FPGA进行在线重配置过程为在不断电的情况下所述DSP启动控制对所述FPGA的配置复位引脚施加一个大于300ns的低电平脉冲，完成对配置逻辑的复位操作，之后FPGA自动进行配置过程。
2.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述FPGA的上电后采用延时配置策略避开开机瞬间电源波动导致配置错误。
3.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述的延时策略为 利用看门狗上电时其输出引脚RESET产生200ms的低电平，将该信号接到FPGA的/MT —5引脚就可实现FPGA上电后延迟200ms后配置； 其中，该方式所述的FPGA包含地面或星载的SRAM型FPGA。
4.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述的重配置过程包含清除配置存储器的步骤、装载配置数据帧的步骤、CRC校验的步骤和Start-Up的步骤。
5.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述DSP监测FPGA的上电配置及由DSP控制的FPGA在线重配置的完成情况子步骤如果所述DSP在上电正常工作后3秒内没有检测到其通用输入口 TINPl 口为’0’，或由DSP启动FPGA在线重配置后3秒内没有检测到其通用输入口 TINPl 口为’O’，则表示FPGA配置失败；如果所述DSP在3秒内检测到其通用输入口 TINPl 口为’ O’，则表示该FPGA配置成功，DSP通知FPGA进入正常测量工作状态。
6.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述DSP对处于正常测量工作中的FPGA的配置情况进行监测子步骤所述DSP通过其TINPl 口定期监测所述FPGA配置引脚，FPGA进入正常工作状态时，其“DONE”引脚应该保持在‘高’电平，该信号经反相器连接到DSP的TINP1，TINPl应该保持在‘低’电平，如不然则可知该FPGA的配置逻辑发生了故障。
7.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述一个大于300ns的低电平脉冲采用以下步骤获得 所述DSP设置其片选I引脚地址空间的外部存储器接口控制寄存器CElCTL的写时序为其最慢时序，即“建立/选通/保持”时间分别为“15/63/3”个DSP周期，合计81个DSP周期，其中CPU周期为9. 6ns，所述DSP单次写的时间为81x 9.6ns = 777.6ns ;iDSP需要对FPGA重配置时，所述DSP对片选I地址空间的某地址执行写操作，选通三八译码器连接着FPGA的配置复位引脚的那路输出，使该输出产生一个宽度为777. 6ns的低电平脉冲，该低电平作用到FPGA的配置复位引脚，所述FPGA开始在线重配置过程。
8.根据权利要求I所述的用于长期在轨工作的星载SRAM型FPGA的配置方法，其特征在于，所述上电配置过程、在线重配置过程以及配置完成后至DSP控制FPGA进入正常测量工作之前，受FPGA控制的给系统所有其他设备的开关均为“关”的状态，用于保证系统的安全。
9.根据权利要求8所述保证系统安全方法是 系统设计约定FPGA控制的系统开关，电平控制的定义为高电平关，低电平开，沿控制的定义为下降沿关，上升沿开； 将FPGA的HSWAP_EN引脚通过一个电阻下拉到地，可保障在FPGA上电配置期间所有I/O都为高电‘ I’，这样FPGA配置期间由FPGA控制的给系统所有其他设备的开关均为“关”的状态； 所述FPGA设置所有寄存器的初始值均为‘I’，在FPGA配置完成后至DSP控制FPGA进入正常测量工作之前，受所述FPGA控制的给系统所有其他设备的开关均为“关”的状态。
10.一种用于长期在轨工作的星载SRAM型FPGA的配置系统，包含DSP、FPGA和若干PROM，其特征在于，所述系统还包含 上电延时配置方法，用看门狗的复位输出端口连接到FPGA的配置引脚推迟 ,FPGA弓I导程序； 配置监测方法，FPGA的配置引脚“DONE”通过反相器连到DSP通用输入端口，FPGA正常配置完成后，其配置引脚“DONE”会自动被拉高为‘I’，该配置引脚经反相器连接到DSP的通用输入端口，DSP通过查询该通用输入端口判断FPGA配置是否正确； 重配置方法，当所述DSP监测到所述FPGA配置错误或定期重配置中断到来时，在不断电的情况下，所述DSP启动对所述FPGA的在线重配置； 所述定期重配置周期可以通过地面数据注入进行修改。
11.根据权利要求10所述的用于长期在轨工作的星载SRAM型FPGA的配置系统，其特征在于，所述监测单元具体电路为 所述FPGA的配置引脚“DONE”通过反相器连到DSP通用输入端口，所述FPGA正常配置完成后，配置引脚“DONE”会自动被拉高为‘I’，该配置引脚经所述反相器连接到所述DSP的通用输入端口，所述DSP通过查询该通用输入端口判断FPGA配置是否正确。
12.根据权利要求10所述的用于长期在轨工作的星载SRAM型FPGA的配置系统，其特征在于，所述一个大于300ns的低电平脉冲采用以下步骤获得 所述DSP设置其片选I地址空间的外部存储器接口控制寄存器CElCTL的写时序为其最慢时序，即“建立/选通/保持”时间分别为“15/63/3”个DSP周期，合计81个DSP周期，其中CPU周期为9. 6ns，所述DSP单次写的时间为81x 9. 6ns = 777. 6ns ;所述DSP需要对所述FPGA重配置时，所述DSP对片选I地址空间的某地址执行写操作，选通三八译码器连接着所述FPGA的配置复位引脚的那路输出，使该输出产生一个宽度为777. 6ns的低电平脉冲，该低电平作用到FPGA的配置复位引脚，所述FPGA开始在线重配置过程。
13.根据权利要求10所述的用于长期在轨工作的星载SRAM型FPGA的配置系统，其特征在于，上电配置、在线重配置过程中，以及配置完成后至DSP控制FPGA进入正常测量工作之前，受所述FPGA控制的给系统所有其他设备的开关均为“关”的状态，用于保证系统的安全。
14.根据权利要求13所述的用于长期在轨工作的星载SRAM型FPGA的配置系统，其特征在于，所述保证系统安全方法是 系统设计约定FPGA控制的系统开关，电平平控制的定义为高电平关，低电平开，沿控制的定义为下降沿关，上升沿开； 将FPGA的HSWAP_EN引脚通过一个电阻下拉到地，可保障在FPGA上电配置期间所有I/O都为高电‘ I’，这样FPGA配置期间由所述FPGA控制的给系统所有其他设备的开关均为“关”的状态； 所述FPGA设置所有寄存器的初始值均为‘ I’，在所述FPGA配置完成后至所述DSP控制所述FPGA进入正常测量工作之前，受所述FPGA控制的给系统所有其他设备的开关均为“关”的状态。
全文摘要
本发明涉及一种用于长期在轨工作的星载SRAM型FPGA的配置方法及系统，该方法，包含上电步骤，所述FPGA采用延时配置策略避开开机瞬间电源波动导致配置错误；配置过程监测步骤，DSP监测所述FPGA的配置情况的，当监测到FPGA配置正常完成后，则DSP通知所述FPGA进入正常测量状态；如果监测到所述FPGA配置未能按时完成，则启动在线重配置的步骤；重配置的步骤为在不断电的情况下所述DSP控制对所述FPGA的配置复位引脚施加一个大于300ns的低电平脉冲，之后FPGA自行完成配置过程；正常工作过程监测步骤，正常工作过程中DSP定期监测FPGA配置是否正确，如发现FPGA配置错误，则DSP启动FPGA在线重配置；定期重配置步骤，所述FPGA采用三模冗余设计，配合定期重配置以提高FPGA的可靠性。
文档编号G06F11/07GK102779079SQ201110122198
公开日2012年11月14日 申请日期2011年5月12日 优先权日2011年5月12日
发明者于秀芬, 刘鹏, 唐月英, 许可 申请人:中国科学院空间科学与应用研究中心