基于双倍速率同步动态随机存储器接口的通信系统及方法

基于双倍速率同步动态随机存储器接口的通信系统及方法
【专利摘要】本发明涉及移动终端，公开了一种基于双倍速率同步动态随机存储器接口的通信系统及方法。本发明中，通信系统的主控制器通过简化双倍速率同步动态随机存储器接口与从控制器通信，该接口包含6根信号线，片选信号(CS#)、正时钟信号(CK)、负时钟信号(CK#)、读写选择信号(WE#)在主控制器中为输出信号，在从控制器中为输入信号；数据信号(DQ)、数据选通脉冲信号(DQS)为输入输出信号；DQS与CK同频，且利用DQS的上下双边沿进行数据传输。仅使用6根信号线即可实现高速数据传输，将主控制器和从控制器分别用于基带通信处理器和应用处理器，解决了传统UART接口传输速率不足和USB软件开发移植过于复杂的问题。
【专利说明】基于双倍速率同步动态随机存储器接口的通信系统及方法

【技术领域】
[0001] 本发明涉及移动终端，特别涉及一种实现应用处理器（AP)和基带通信处理器 (CP)之间高速数据传输的简化双倍速率同步动态随机存储器（SDDR)接口的通信系统及方 法。

【背景技术】
[0002] 随着移动通讯技术迅速发展，从之前的2G到目前的3G，特别是未来不久即将商用 的4G LTE宽带无线通讯技术，使得无线数据的上下行传输速率迅速提高，下行传输速度的 要求从原来的几 Mbps到上百Mbps的水平，上行传输速度也达到了几 Mbps到几十Mbps的 水平。而在2G时代，传统的利用标准RS232即异步串行通信接口（简称"UART"）在基带通 信处理器（CP)和应用处理器（AP)之间进行数据传输的通讯技术在速率上已经无法满足要 求。目前一般采用USB接口技术或UART技术作为其高速CP和AP之间的通讯接口，但这两 种技术的缺陷在3G时代非常明显，而到了 4G时代更显得捉襟见肘。
[0003] USB接口技术虽然在PC上获得了广泛的应用，但对于手机终端而言，由于其软件 移植的复杂性以及软件开发工作量巨大，往往使得一个AP和CP数据传输通讯由于软件问 题使产品上市计划缓慢甚至延期，USB技术的软件复杂性已经为其作为高速CP和AP之间 的通讯接口造成了巨大的障碍；另外虽然USB2. Ohigh speed的理论带宽高达480Mbps，但 是由于协议开销以及系统软件设计的影响，通常其实际有效带宽一般很难超过200Mbps。
[0004] UART接口技术由于异步传输异步采样的基本原理，为了保证UART数据传输的稳 定性，其内部采样速率一般都要求达到接口能够支持的波特率的16倍左右，而由于芯片内 部控制器的时钟采样率一般最高也只能够做到100M?200M左右，这样就导致UART接口速 率最理想只能做到10Mbps左右的波特率。UART的速率，对于现有的3G技术还基本够用， 但到了 4G LTE时代，当CP和AP之间的通讯速率要求达到下行上百Mbps和几十Mbps并发 时，这种传输技术将会无能为力。


【发明内容】

[0005] 本发明的目的在于提供一种基于双倍速率同步动态随机存储器SDDR接口的通信 系统及方法，使得仅使用6根信号线实现高速数据传输，不但减少了控制器设计的复杂度， 降低了设计成本，而且省去了繁琐的命令访问的时间开销，提高了接口的有效传输带宽。
[0006] 为解决上述技术问题，本发明的实施方式提供了一种基于双倍速率同步动态随机 存储器接口的通信系统，包含：主控制器和从控制器；所述主控制器通过简化双倍速率同 步动态随机存储器SDDR接口与所述从控制器通信；
[0007] 所述SDDR接口包含6根信号线，分别为传输片选信号CS#、正时钟信号CK、负时 钟信号CK#、读写选择信号WE#、数据信号DQ和数据选通脉冲信号DQS ;其中，所述CS#、CK、 CK#、WE#在所述主控制器中为输出信号，在所述从控制器中为输入信号；所述DQ、DQS为输 入输出信号；所述DQS与所述CK同频，并且利用所述DQS的上下双边沿同时进行DQ数据传 输。
[0008] 本发明的实施方式还提供了一种基于双倍速率同步动态随机存储器接口的通信 方法，包含以下步骤：
[0009] 主控制器的AHB总线的写控制信号控制主控制器的发送控制状态机开始工作而 接收控制状态机不工作；
[0010] 监测到主控制器的发送状态机开始工作时，检查主控制器的发送FIFO内是否有 数据；
[0011] 在主控制器的发送FIFO内有数据时，控制经过组合逻辑后的片选信号CS#和读写 选择信号WE#均为低电平，且通过内部AHB总线将主控制器的发送FIFO的数据打到主控制 器的发送移位寄存器中；
[0012] 控制主控制器的发送移位寄存器随着主控制器内部原始信号DQS_WE的双边沿， 同步将数据逐位打到数据DQ信号线上，同时DQS_WE信号经过延迟锁相环DLL延迟1/4相 位后的信号，打到数据选通脉冲DQS信号线上；
[0013] 所述从控制器监测到CS#和WE#均为低电平时，启动所述从控制器的接收状态机 开始工作，通过DQS双边沿对齐DQ数据中心方式，同步采样输入的DQ数据，将DQ数据存入 所述从控制器的接收移位寄存器中，并通过内部AHB总线将接收移位寄存器的数据打到从 控制器的接收FIFO中。
[0014] 本发明的实施方式还提供了一种基于双倍速率同步动态随机存储器接口的通信 方法，包含以下步骤：
[0015] 主控制器的AHB总线的写控制信号实现主控制器的接收控制状态机开始工作而 发送控制状态机不工作；将CS#设置为低电平，WE#设置为高电平；
[0016] 从控制器监测到CS#为低电平和WE#为高电平后，控制从控制器的发送移位寄存 器将数据逐位打到DQ信号线上，数据随着DQS双边沿同步变化；
[0017] DQS信号到达主控制器内部DLL模块后经过1/4相位延迟，产生DQS_RD，作为主控 制器的接收移位寄存器的控制信号，采样输入的DQ数据；并通过内部AHB总线将接收移位 寄存器的数据打到主控制器的接收FIFO中。
[0018] 本发明实施方式相对于现有技术而言，通信系统的主控制器通过简化双倍速率同 步动态随机存储器接口与从控制器通信，该接口包含6根信号线，片选信号（CS#)、正时钟 信号（CK)、负时钟信号（CK#)、读写选择信号（WE#)在主控制器中为输出信号，在从控制器 中为输入信号；数据信号（DQ)、数据选通脉冲信号（DQS)为输入输出信号；DQS与CK同频， 且利用DQS的上下双边沿进行数据传输。仅使用6根信号线即可实现高速数据传输，不但 减少了控制器设计的复杂度，降低了设计成本，而且省去了繁琐的命令访问的时间开销，提 高了接口的有效传输带宽。
[0019] 另外，所述CS#是一个帧同步信号，在需要通信时，所述CS#设置为低电平；
[0020] 所述WE#用来控制读写选择，当所述WE#为高电平时，所述通信系统进行读操作； 当所述WE#为低电平时，所述通信系统进行写操作；
[0021] 其中，在所述通信系统进行读操作时，所述DQ和DQS信号线上的信号由所述从控 制器传送到所述主控制器；
[0022] 在所述通信系统进行写操作时，所述DQ和DQS信号线上的信号由所述主控制器传 送到所述从控制器。
[0023] 仅使用1根数据DQ和1根DQS锁存信号，可以最大化简化删除接口信号，删除了 原有DDR接口信号中与寻址有关的地址信号、命令信号，仅需支持读写操作，易于完成相应 硬件设计。
[0024] 另外，所述主控制器包含：AHB接口模块、接收FIFO、接收控制状态机、接收移位寄 存器、延迟锁相环DLL、发送控制状态机、发送FIFO、发送移位寄存器、组合逻辑和双向输入 输出缓冲器；
[0025] 所述AHB接口模块的总线时钟信号BUSCLK经延迟后作为CK输出，经延迟反相之 后作为CK#输出，经所述DLL延迟锁定后作为DQS输出；所述AHB接口模块的写控制信号 PWRITE经所述接收控制状态机、所述发送控制状态机、所述组合逻辑后产生CS#和WE#输 出；所述AHB接口模块的写数据信号PWDATA经所述发送FIFO、发送移位寄存器、双向输入 输出缓冲器后作为DQ输出；
[0026] 作为输入的DQS经所述DLL延迟锁定后，控制所述接收移位寄存器；作为输入的 DQ经所述双向输入输出缓冲器、接收移位寄存器、所述接收FIFO后输入到所述AHB接口模 块。
[0027] 另外，所述从控制器的输入信号CS#和WE# -起控制并选择所述从从控制器的发 送状态机或者接收状态机；所述DQS的双边沿作为所述接收移位寄存器锁存数据的触发信 号，或者所述发送移位寄存器写出数据的触发信号。
[0028] 另外，所述主控制器位于基带通信处理器CP中，所述从控制器位于应用处理器AP 中；通过所述主控制器和所述从控制器实现所述CP与所述AP之间的数据通信；
[0029] 所述AP还具有发送请求信号GPI0_TxReq和接收请求信号GPI0_RxReq输出端，所 述CP还具有发送中断信号GPI0_Tx和接收中断信号GPI0_Rx输入端，所述GPI0_TxReq与 所述GPI0_Tx连接，所述GPI0_RxReq与所述GPI0_Rx连接。
[0030] 将主控制器和从控制器分别用于基带通信处理器（CP)和应用处理器（AP)，解决 了 CP和AP之间采用传统UART接口传输速率不足，或者采用USB软件开发移植过于复杂的 问题。
[0031] 另外，应用处理器AP和基带通信处理器CP通过SDDR接口进行数据通信的流程如 下：
[0032] 首先进行初始化：应用处理器AP和基带通信处理器CP根据双方预先约定的数据 包头大小配置各自的接收通道，做好接收对方数据包头信息的准备，其中，包头信息包含： 数据类型、数据包长度；所述CP与所述AP通过所述主控制器和所述从控制器实现数据通 信；所述主控制器位于通讯处理器CP中，所述从控制器位于应用处理器AP中；
[0033] CP发送数据给AP :所述CP直接发送数据包头，当所述CP发送完控制序列后，等待 所述AP发送一个GPI0_RxReq上升沿中断给所述CP，再接着发送有效的数据包；
[0034] 所述AP接收完控制序列，并根据包头信息配置好从控制器，准备进行有效数据包 的接收；
[0035] 所述AP通过GPI0_RXReq上升沿中断通知所述CP开始发送有效数据包；
[0036] 所述CP配置主控制器，并再次启动发送有效数据包；
[0037] 所述AP接收数据包，直到数据包发送完毕。
[0038] AP发送AT命令给CP :所述AP将要发送的数据配置好并准备以DMA或CPU写的方 式发送给所述CP，并通过GPI0_TXReq的上升沿中断来通知所述CP准备进行数据接收；
[0039] 所述CP将所述主控制器配置好并启动后，通过WE#，CS#，CK和CK#四个控制信号 触发所述AP开始发送数据，在完成数据包头信息的接收后，WE#，CS#，CK和CK#四个信号 再次恢复为无效状态，所述AP发送完包头信息后也将GPI0_T XReq管脚拉低以处于空闲状 态；
[0040] 当所述CP根据收到的包头信息解析出要接收的数据包类型以及长度后，配置好 所述主控制器，等待所述AP再次发送GPI0_TxR eq的上升沿中断；
[0041] 所述CP在收到GPI0_TxReq的上升沿中断后，再次通过WE#，CS#，CK和CK#四个控 制信号触发所述AP进行数据发送，并以DMA的方式启动接收有效数据包，直到数据接收完 毕。
[0042] 通过将主控制器和从控制器分别用于基带通信处理器（CP)和应用处理器（AP)， 省去了繁琐的命令访问的时间开销，提高了接口的有效传输带宽。

【专利附图】

【附图说明】
[0043] 图1是根据本发明第一实施方式的基于双倍速率同步动态随机存储器接口的通 信系统的结构示意图；
[0044] 图2是本发明第一实施方式的基于双倍速率同步动态随机存储器接口的通信系 统中主控制器的内部结构示意图；
[0045] 图3是本发明第一实施方式的基于双倍速率同步动态随机存储器接口的通信系 统的写操作时序图；
[0046] 图4是本发明第一实施方式的基于双倍速率同步动态随机存储器接口的通信系 统的读操作时序图；
[0047] 图5是本发明第二实施方式的基于双倍速率同步动态随机存储器接口的通信系 统实现CP和AP互连通信的示意图；
[0048] 图6是本发明第四实施方式的基于双倍速率同步动态随机存储器接口的通信方 法实现CP发送数据给AP的流程图；
[0049] 图7是本发明第六实施方式的基于双倍速率同步动态随机存储器接口的通信方 法实现AP发送数据给CP的流程图。

【具体实施方式】
[0050] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实 施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中， 为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基 于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方 案。
[0051] 本发明的第一实施方式涉及一种基于双倍速率同步动态随机存储器接口的通信 系统，如图1所示，该系统包含：主控制器和从控制器；主控制器通过简化双倍速率同步动 态随机存储器SDDR接口与从控制器通信。SDDR接口包含6根信号线，分别为传输片选信号 (CS#)、正时钟信号（CK)、负时钟信号（CK#)、读写选择信号（WE#)、数据信号（DQ)和数据选 通脉冲信号（DQS);其中，CS#、CK、CK#、WE#在主控制器中为输出信号，在从控制器中为输入 信号；DQ、DQS为输入输出信号；DQS与CK同频，并且利用DQS的上下双边沿同时进行DQ数 据传输。
[0052] 关于SDDR的具体接口信号，参考现有的双倍速率同步动态随机存储器接口标准 (Double Data Rate(DDR) SDRAM Standard，简称"DDR 接口"）的基础上，采用类似于 SPI 接 口无需寻址的命令机制，所以在DDR接口信号中删除了与寻址有关的地址信号A0?An (η 比如为12或13)、ΒΑ0/ΒΑ1和命令信号RAS、CAS ;同时由于主控制器（MASTER侧）和从控 制器（SLAVE侧）均有各自的FIFO,且仅使用lbit的数据线DQ，所以删除众多的数据信号 DQ1?DQ15、LDM、UDM、DQS1 ;命令机制仅需支持读写操作，所以再去掉无需使用到的信号 CKE。最终，SDDR接口总共6个信号线：片选CS#、正负时钟CK和CK#、读写选择WE#、1根数 据DQ和1根数据选通脉冲DQS。由于SDDR将仅需6根信号线，可以较容易完成硬件设计， 尤其便于PCB布线设计。此外，抛弃了传统的寻址方式以及众多繁琐的命令机制，仅使用了 读写命令机制，不但减少了控制器设计的复杂度，还降低了设计成本。
[0053] SDDR接口的各个信号作用说明如下：
[0054] (1)片选信号CS#是一个帧同步信号，在需要通信时，CS#设置为低电平；也就是 说，需要通讯时此信号将拉低。
[0055] (2)差分时钟对CK和CK#，由于数据时在CK同频的DQS的上下沿触发，造成传输 周期缩短了一半，因此为了保证传输周期的稳定以及确保数据的正确传输，这就要求CK的 上下沿间距要有的精确的控制。但由于温度等环境因素的改变将引起CK的上下沿间距的 变化，因此引入反相的CK#可以起到纠正的作用。
[0056] (3)读写选择信号WE#用来控制读写选择，当WE#为高电平时，通信系统进行读操 作；当WE#为低电平时，通信系统进行写操作。
[0057] (4)仅使用1根数据DQ和1根DQS锁存信号，最大化简化删除接口信号。其中DQS 与时钟CK同频，并且利用DQS上下双边沿同时进行DQ数据传输，使数据传输率达到总线时 钟频率的2倍。在通信系统进行读操作时，DQ和DQS信号线上的信号由从控制器传送到主 控制器；在通信系统进行写操作时，DQ和DQS信号线上的信号由主控制器传送到从控制器。
[0058] 请参阅图2所示，是实现主控制器的一种内部实现框图，主控制器包含：AHB接口 模块、接收FIFO、接收控制状态机、接收移位寄存器、延迟锁相环DLL、发送控制状态机、发 送FIFO、发送移位寄存器、组合逻辑和双向输入输出缓冲器；其中，发送状态机和接收状态 机相互独立，即发送和接收独立控制。
[0059] AHB接口模块的总线时钟信号BUSCLK经延迟后作为CK输出，经延迟反相之后作 为CK#输出，经DLL延迟锁定后作为DQS输出；AHB接口模块的写控制信号PWRITE经接收 控制状态机、发送控制状态机、组合逻辑后产生CS#和WE#输出；AHB接口模块的写数据信 号PWDATA经发送FIFO、发送移位寄存器、双向输入输出缓冲器后作为DQ输出。作为输入的 DQS经DLL延迟锁定后，控制接收移位寄存器；作为输入的DQ经双向输入输出缓冲器、接收 移位寄存器、接收FIFO后输入到AHB主接口模块。
[0060] MASTER侧SDDR控制器（即主控制器）具体工作过程说明如下：当MASTER要对 SLAVE进行写操作时，其实质是对SDDR控制器的发送FIFO进行写操作。此时，AHB总线的 写控制信号实现发送控制状态机开始工作而接收控制状态机不工作；一旦发送状态机开始 工作，则检查发送FIFO是否有数据。若有数据，则经过组合逻辑后的CS#拉低片选有效和 WE#拉低写有效，且通过内部AHB总线将发送FIFO的数据打到发送移位寄存器中；紧接着 控制发送移位寄存器随着MASTER控制器内部原始信号DQS_WE双边沿，同步将数据逐位打 到DQ信号线上，而DQS_WE信号经过DLL延迟大约1/4相位后的信号，打到DQS信号线上。 SLAVE端（即从控制器）在监测到CS#低和WE#低后，启动从控制器的接收状态机开始工 作，并通过DQS双边沿对齐DQ数据中心方式，同步采样输入的DQ数据。接口信号具体写时 序，参考如图3所示，MASTER侧的原始DQS_WE信号经DLL的大约1/4相位延迟后产生DQS， 使DQ数据被DQS同步采样，即图中所示的虚线一DQS大约采在DQ有效数据窗的中心点附 近，确保SLAVE侧采样数据的正确性。
[0061] 类似地，当MASTER要对SLAVE进行读操作时，实质是对主控制器的接收FIFO进行 读操作。此时主控制器的接收控制状态机开始工作而发送控制状态机不工作，SLAVE端在监 测到CS#低和WE#高后，将从控制器的发送FIFO中的数据逐位打到DQ信号线上，数据随着 DQS双边沿同步变化；而DQS信号到达主控制器内部DLL模块后经过大约1/4相位延迟，产 生的DQS_RD作为MASTER的接收移位寄存器的控制信号，采样输入的DQ数据。接口信号具 体读时序，参考如图4所示，DQ数据随着DQS同步变化，即图中所示的虚线一DQ的周期分 割点与DQS的双边沿对齐，这样DQS再经MASTER侧内部DLL的大约1/4相位延迟后的DQS_ RE，确保MASTER采样数据的正确性。外部接口读写时序图不体现控制器DLL相关的内部信 号 DQS_WE 和 DQS_RD。
[0062] SLAVE侧的SDDR控制器（即从控制器）实现机理与MASTER侧类似，CS#，WE#，CK 和CK#四个信号变为输入信号，CS#和WE# -起协同来控制其发送状态机还是接收状态机 工作。省去了 DLL模块，且DQS的双边沿作为接收通道移位寄存器锁存数据的触发信号以 及发送通道移位寄存器写出数据的触发信号，具体地说，DQS的双边沿作为从控制器的接收 移位寄存器锁存数据的触发信号，或者发送移位寄存器写出数据的触发信号。
[0063] 为了提高传输效率，SDDR接口规范建议MASTER和SLAVE端的FIFO深度都设置为 16, FIFO宽度为32bit，而数据帧长度为32bit。SDDR参考类比DDR接口的CK时钟频率可以 高达200MHz，假定MASTER端控制每次数据发送和接收时，两个相邻的数据帧之间的时间间 隔为1CK即等效于1*2 = 2bit。根据图示的读写时序波形，在CS#拉低的一帧内时间内传 输有效数据32bit，而无效数据均占用了 1. 5CK即等效为1. 5*2 = 3bit，基于DQS双边沿采 样方式则每秒钟的接收或发送传输的有效带宽均为200M*2*32biV(32+2+3) = 346Mbps， 这样的传输效率比USB2.0High Speed的有效传输速度也高出不少。通过数据可以看出本 发明提出的SDDR接口，其传输带宽可以很好地满足当前4G甚至将来5G移动通讯高速速率 要求。
[0064] 与现有技术相比，本发明通信系统的主控制器通过简化双倍速率同步动态随机存 储器接口与从控制器通信，该接口包含6根信号线，片选信号（CS#)、正时钟信号（CK)、负时 钟信号（CK#)、读写选择信号（WE#)在主控制器中为输出信号，在从控制器中为输入信号； 数据信号（DQ)、数据选通脉冲信号（DQS)为输入输出信号；DQS与CK同频，且利用DQS的上 下双边沿进行数据传输。仅使用6根信号线即可实现高速数据传输，不但减少了控制器设 计的复杂度，降低了设计成本，而且省去了繁琐的命令访问的时间开销，提高了接口的有效 传输带宽。
[0065] 本发明的第二实施方式涉及一种基于双倍速率同步动态随机存储器接口的通信 系统。第二实施方式在第一实施方式基础上做了进一步改进，主要改进之处在于：在本发明 第二实施方式中，主控制器位于基带通信处理器CP中，从控制器位于应用处理器AP中；通 过主控制器和从控制器实现CP与AP之间的数据通信，如图5所示。
[0066] 此外，AP还具有发送请求信号GPI0_TxReq和接收请求信号GPI0_RxReq输出端， CP还具有发送中断信号GPI0_Tx和接收中断信号GPI0_Rx输入端，GPI0_TxReq与GPI0_Tx 连接，GPI0_RxReq 与 GPI0_Rx 连接。
[0067] 在AP要发送AT命令给CP时，相当于通信系统进行读操作，AP通过GPI0_TxReq通 知CP准备进行读操作，CP的主控制器通过WE#，CS#，CK和CK#四个控制信号触发AP的从 控制器开始发送数据，CP接收数据，直到数据接收完毕。在CP要发送数据给AP时，相当于 通信系统进行写操作，CP的主控制器通过WE#，CS#，CK和CK#四个控制信号触发AP准备接 收数据，待AP的从控制器准备好之后，通过GPI0_R XReq通知CP进行数据发送，AP接收数 据，直到数据接收完毕。
[0068] 将主控制器和从控制器分别用于基带通信处理器（CP)和应用处理器（AP)，可以 较好的满足4G LTE智能平台方案中，基带通信处理器CP和应用处理器AP高速数据传输要 求（上行75Mbps和下行150Mbps)，解决了 CP和AP之间采用传统UART接口传输速率不足， 或者采用USB软件开发移植过于复杂的问题。
[0069] 本发明第三实施方式涉及一种基于双倍速率同步动态随机存储器接口的通信方 法，包含以下步骤：
[0070] 主控制器的AHB总线的写控制信号控制发送控制状态机开始工作而接收控制状 态机不工作；
[0071] 监测到主控制器的发送状态机开始工作时，检查主控制器的发送FIFO内是否有 数据；
[0072] 在主控制器的发送FIFO内有数据时，控制经过组合逻辑后的片选信号CS#和读写 选择信号WE#均为低电平，且通过内部AHB总线将主控制器的发送FIFO的数据打到主控制 器的发送移位寄存器中；
[0073] 控制主控制器的发送移位寄存器随着主控制器内部原始信号DQS_WE的双边沿， 同步将数据逐位打到数据DQ信号线上，同时DQS_WE信号经过DLL延迟1/4相位后的信号， 打到数据选通脉冲DQS信号线上；
[0074] 从控制器监测到CS#和WE#均为低电平时，启动从控制器的接收状态机开始工作， 通过DQS双边沿对齐DQ数据中心方式，同步采样输入的DQ数据，将DQ数据存入从控制器 的接收移位寄存器中，并通过内部AHB总线将接收移位寄存器的数据打到从控制器的接收 FIFO 中。
[0075] 本发明第四实施方式涉及一种基于双倍速率同步动态随机存储器接口的通信方 法。第四实施方式在第三实施方式基础上做了进一步改进，主要改进之处在于：在第四实 施方式中，基带通信处理器CP与应用处理器AP通过主控制器和从控制器实现数据通信； 主控制器位于CP中，从控制器位于AP中。也就是说，应用处理器AP和通讯处理器CP通过 SDDR接口标准进行数据通讯，CP侧为MASTER，AP侧为SLAVE，应用SDDR实现AP和CP之间 的高速数据通讯。通过将主控制器和从控制器分别用于基带通信处理器（CP)和应用处理 器（AP)，省去了繁琐的命令访问的时间开销，提高了接口的有效传输带宽。
[0076] 具体地说，CP发送数据给AP，如图6所示，在进行数据传输之前，AP和CP根据双方 预先约定的数据包头大小配置各自的接收通道，做好接收对方数据包头信息的准备，其中， 包头信息包含：数据类型、数据包长度。也就是说，初始化时，AP侧和CP侧都根据双方预先 约定的数据包头大小配置其侧的接收SDDR通道，做好对于接收对方数据包头信息的准备， 包头中一般包含数据类型（命令或者数据），数据包长度等信息。
[0077] 在进行数据传输过程中，CP直接发送数据包头，当CP发送完控制序列后，等待AP 发送一个接收请求信号GPI0_RxReq上升沿中断给CP，再接着发送有效的数据包；AP接收 完控制序列，并根据包头信息配置好从控制器，准备进行有效数据包的接收；AP通过GPI0_ RxReq上升沿中断通知CP开始发送有效数据包；CP配置主控制器，并再次启动发送有效数 据包；AP接收数据包，直到数据包发送完毕。
[0078] 此外，在数据包发送完毕之后，具体地说，当AP接收完毕后，将从控制器的接收通 道配置为初始化准备接收数据包头的状态，并将GPI0_R XReq输出配置为低电平，准备下一 次数据包的接收。
[0079] 本发明第五实施方式涉及一种基于双倍速率同步动态随机存储器接口的通信方 法，包含以下步骤：
[0080] 主控制器的AHB总线的写控制信号实现接收控制状态机开始工作而发送控制状 态机不工作；将CS#设置为低电平，WE#设置为高电平；
[0081] 从控制器监测到CS#为低电平和WE#为高电平后，控制从控制器的发送移位寄存 器将数据逐位打到DQ信号线上，数据随着DQS双边沿同步变化；
[0082] DQS信号到达主控制器内部DLL模块后经过1/4相位延迟，产生DQS_RD，作为主控 制器的接收移位寄存器的控制信号，采样输入的DQ数据；并通过内部AHB总线将接收移位 寄存器的数据打到主控制器的接收FIFO中。
[0083] 本发明第六实施方式涉及一种基于双倍速率同步动态随机存储器接口的通信方 法。第六实施方式在第五实施方式基础上做了进一步改进，主要改进之处在于：在第六实施 方式中，基带通信处理器CP与应用处理器AP通过主控制器和从控制器实现数据通信；主 控制器位于CP中，从控制器位于AP中；通过将主控制器和从控制器分别用于基带通信处理 器（CP)和应用处理器（AP)，省去了繁琐的命令访问的时间开销，提高了接口的有效传输带 宽。
[0084] 具体地说，AP侧发送AT命令给CP侧，如图7所示，在进行数据传输之前，AP和CP 根据双方预先约定的数据包头大小配置各自的接收通道，做好接收对方数据包头信息的准 备，其中，包头信息包含：数据类型、数据包长度。
[0085] 在进行数据传输过程中，AP首先将要发送的数据配置好并准备以DMA或CPU写的 方式发送给CP，并通过发送请求信号GPI0_TxR eq的上升沿中断来通知CP准备进行数据接 收；CP将主控制器配置好并启动后，通过WE#，CS#，CK和CK#四个控制信号触发AP开始发 送数据，在完成数据包头信息的接收后，WE#，CS#，CK和CK#四个信号再次恢复为无效状态， AP发送完包头信息后也将GPI0_TxReq管脚拉低以处于空闲状态。
[0086] 当CP根据收到的包头信息解析出要接收的数据包类型以及长度后，配置好主控 制器，等待AP再次发送GPIO_TxReq的上升沿中断；CP在收到GPIO_TxReq的上升沿中断后， 再次通过WE#，CS#，CK和CK#四个控制信号触发AP进行数据发送，并以DMA的方式启动接 收有效数据包，直到数据接收完毕。
[0087] 此外，在数据接收完毕之后，具体地说，CP接收完毕后，将主控制器的接收通道配 置为初始化准备接收数据包头的状态；AP发送完后则将GPI0_TXReq输出配置为低电平，准 备下一次的数据包的发送。
[〇〇88] 本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例， 而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
【权利要求】
1. 一种基于双倍速率同步动态随机存储器接口的通信系统，其特征在于，包含：主控 制器和从控制器；所述主控制器通过简化双倍速率同步动态随机存储器SDDR接口与所述 从控制器通信； 所述SDDR接口包含6根信号线，分别为传输片选信号CS#、正时钟信号CK、负时钟信号 CK#、读写选择信号WE#、数据信号DQ和数据选通脉冲信号DQS ;其中，所述CS#、CK、CK#、WE# 在所述主控制器中为输出信号，在所述从控制器中为输入信号；所述DQ、DQS为输入输出信 号；所述DQS与所述CK同频，并且利用所述DQS的上下双边沿同时进行DQ数据传输。
2. 根据权利要求1所述的基于双倍速率同步动态随机存储器接口的通信系统，其特征 在于，所述CS#是一个帧同步信号，在需要通信时，所述CS#设置为低电平； 所述WE#用来控制读写选择，当所述WE#为高电平时，所述通信系统进行读操作；当所 述WE#为低电平时，所述通信系统进行写操作； 其中，在所述通信系统进行读操作时，所述DQ和DQS信号线上的信号由所述从控制器 传送到所述主控制器； 在所述通信系统进行写操作时，所述DQ和DQS信号线上的信号由所述主控制器传送到 所述从控制器。
3. 根据权利要求2所述的基于双倍速率同步动态随机存储器接口的通信系统，其特征 在于，所述主控制器包含：AHB接口模块、接收FIFO、接收控制状态机、接收移位寄存器、延 迟锁相环DLL、发送控制状态机、发送FIFO、发送移位寄存器、组合逻辑和双向输入输出缓 冲器； 所述AHB接口模块的总线时钟信号BUSCLK经延迟后作为CK输出，经延迟反相之后作 为CK#输出，经所述DLL延迟锁定后作为DQS输出；所述AHB接口模块的写控制信号PWRITE 经所述接收控制状态机、所述发送控制状态机、所述组合逻辑后产生CS#和WE#输出；所述 AHB接口模块的写数据信号PWDATA经所述发送FIFO、发送移位寄存器、双向输入输出缓冲 器后作为DQ输出； 作为输入的DQS经所述DLL延迟锁定后，控制所述接收移位寄存器；作为输入的DQ经 所述双向输入输出缓冲器、接收移位寄存器、所述接收FIFO后输入到所述AHB接口模块。
4. 根据权利要求2所述的基于双倍速率同步动态随机存储器接口的通信系统，其特征 在于，所述从控制器的输入信号CS#和WE# -起控制并选择所述从控制器的发送状态机或 者接收状态机；所述DQS的双边沿作为所述接收移位寄存器锁存数据的触发信号，或者所 述发送移位寄存器写出数据的触发信号。
5. 根据权利要求1至4任一项所述的基于双倍速率同步动态随机存储器接口的通信系 统，其特征在于，所述主控制器位于基带通信处理器CP中，所述从控制器位于应用处理器 AP中；通过所述主控制器和所述从控制器实现所述CP与所述AP之间的数据通信； 所述AP还具有发送请求信号GPIO_TxReq和接收请求信号GPIO_RxReq输出端，所述 CP还具有发送中断信号GPI0_Tx和接收中断信号GPI0_Rx输入端，所述GPIO_TxReq与所述 GPI0_Tx连接，所述GPIO_RxReq与所述GPI0_Rx连接。
6. -种基于双倍速率同步动态随机存储器接口的通信方法，其特征在于，包含以下步 骤： 主控制器的AHB总线的写控制信号控制发送控制状态机开始工作而接收控制状态机 不工作； 监测到主控制器的发送状态机开始工作时，检查主控制器的发送FIFO内是否有数据； 在主控制器的发送FIFO内有数据时，控制经过组合逻辑后的片选信号CS#和读写选择 信号WE#均为低电平，且通过内部AHB总线将主控制器的发送FIFO的数据打到主控制器的 发送移位寄存器中； 控制主控制器的发送移位寄存器随着主控制器内部原始信号DQS_WE的双边沿，同步 将数据逐位打到数据DQ信号线上，同时DQS_WE信号经过延迟锁相环DLL延迟1/4相位后 的信号，打到数据选通脉冲DQS信号线上； 所述从控制器监测到CS#和WE#均为低电平时，启动所述从控制器的接收状态机开始 工作，通过DQS双边沿对齐DQ数据中心方式，同步采样输入的DQ数据，将DQ数据存入所述 从控制器的接收移位寄存器中，并通过内部AHB总线将接收移位寄存器的数据打到从控制 器的接收FIFO中。
7. 根据权利要求6所述的基于双倍速率同步动态随机存储器接口的通信方法，其特征 在于，基带通信处理器CP与应用处理器AP通过所述主控制器和所述从控制器实现数据通 信；所述主控制器位于所述CP中，所述从控制器位于所述AP中；包含以下步骤 ： 所述AP和所述CP根据双方预先约定的数据包头大小配置各自的接收通道，做好接收 对方数据包头信息的准备，其中，包头信息包含：数据类型、数据包长度； 所述CP直接发送数据包头，当所述CP发送完控制序列后，等待所述AP发送一个接收 请求信号GPIO_RxReq上升沿中断给所述CP，再接着发送有效的数据包； 所述AP接收完控制序列，并根据包头信息配置好从控制器，准备进行有效数据包的接 收； 所述AP通过GPI0_RXReq上升沿中断通知所述CP开始发送有效数据包； 所述CP配置主控制器，并再次启动发送有效数据包； 所述AP接收数据包，直到数据包发送完毕。
8. 根据权利要求7所述的基于双倍速率同步动态随机存储器接口的通信方法，其特征 在于，在所述数据包发送完毕之后，还包含以下步骤： 当所述AP接收完毕后，将从控制器的接收通道配置为初始化准备接收数据包头的状 态，并将GPIO_RxReq输出配置为低电平，准备下一次数据包的接收。
9. 一种基于双倍速率同步动态随机存储器接口的通信方法，其特征在于，包含以下步 骤： 主控制器的AHB总线的写控制信号实现主控制器的接收控制状态机开始工作而发送 控制状态机不工作；将CS#设置为低电平，WE#设置为高电平； 从控制器监测到CS#为低电平和WE#为高电平后，控制从控制器的发送移位寄存器将 数据逐位打到DQ信号线上，数据随着DQS双边沿同步变化； DQS信号到达主控制器内部DLL模块后经过1/4相位延迟，产生DQS_RD，作为主控制器 的接收移位寄存器的控制信号，采样输入的DQ数据；并通过内部AHB总线将接收移位寄存 器的数据打到接收FIFO中。
10. 根据权利要求9所述的基于双倍速率同步动态随机存储器接口的通信方法，其特 征在于，基带通信处理器CP与应用处理器AP通过所述主控制器和所述从控制器实现数据 通信；所述主控制器位于所述CP中，所述从控制器位于所述AP中； 包含以下步骤： 所述AP和所述CP根据双方预先约定的数据包头大小配置各自的接收通道，做好接收 对方数据包头信息的准备，其中，包头信息包含：数据类型、数据包长度； 所述AP将要发送的数据配置好并准备以DMA或CPU写的方式发送给所述CP，并通过发 送请求信号GPIO_TXReq的上升沿中断来通知所述CP准备进行数据接收； 所述CP将所述主控制器配置好并启动后，通过WE#，CS#，CK和CK#四个控制信号触发 所述AP开始发送数据，在完成数据包头信息的接收后，WE#，CS#，CK和CK#四个信号再次恢 复为无效状态，所述AP发送完包头信息后也将GPIO_T XReq管脚拉低以处于空闲状态； 当所述CP根据收到的包头信息解析出要接收的数据包类型以及长度后，配置好所述 主控制器，等待所述AP再次发送GPIO_T XReq的上升沿中断； 所述CP在收到GPIO_TxReq的上升沿中断后，再次通过WE#，CS#，CK和CK#四个控制信 号触发所述AP进行数据发送，并以DMA的方式启动接收有效数据包，直到数据接收完毕。
11.根据权利要求10所述的基于双倍速率同步动态随机存储器接口的通信方法，其特 征在于，在所述数据接收完毕之后，还包含以下步骤： 所述CP接收完毕后，将主控制器的接收通道配置为初始化准备接收数据包头的状态； 所述AP发送完后则将GPIO_TXReq输出配置为低电平，准备下一次的数据包的发送。
【文档编号】G06F13/16GK104111902SQ201310139627
【公开日】2014年10月22日 申请日期:2013年4月19日 优先权日:2013年4月19日
【发明者】史公正, 谢远鹏, 管华军 申请人:联芯科技有限公司