一种支持睡眠模式的芯片及方法
【专利摘要】本发明提供了一种支持睡眠模式的芯片及方法，时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；在所述睡眠模式下，所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式。本发明用以在不影响功能的前提下，关闭所有时钟网络以及所有时钟产生电路，唤醒睡眠模式，从而降低芯片功耗，使芯片功耗达到最低。
【专利说明】一种支持睡眠模式的芯片及方法
【技术领域】
[0001]本发明涉及电子电路【技术领域】，具体涉及一种支持睡眠模式的芯片及方法。
【背景技术】
[0002]随着便携设备应用的日益广泛，芯片的低功耗设计越来越受关注。低功耗技术分两种方法，一种是在不影响功能使用的前提下降低功耗，一种是在影响功能使用的前提下降低功耗。前者降低功耗的幅度较小；后者降低功耗的幅度较大。这两种低功耗技术实际上是功能使用与功耗之间的权衡取舍。对于芯片而言，低功耗的一种技术就是关闭芯片所有功能，芯片进入睡眠模式。睡眠模式的进入通常是由中央处理器控制，睡眠模式的唤醒通常是由特定信号的跳变沿触发。这样可以通过软件控制芯片在不需要工作的时候进入睡眠模式，当软件检测到特定信号的跳变沿发生时，再唤醒芯片进入普通工作模式。睡眠模式又分为两种工作方式:第一种是关闭所有能关闭的时钟，第二种是关闭所有能关闭的电源。第一种工作方式的功耗不如第二种工作方式低，但第一种工作方式唤醒所需的时间比第二种工作方式短很多。
[0003]目前，现有技术中用于睡眠模式唤醒的边沿检测电路都是需要有时钟才能工作的。因此，芯片进入睡眠模式时，为了给唤醒睡眠模式的边沿检测提供时钟，必须开启电路芯片上的部分时钟生成电路和时钟网络，因而需要消耗部分功耗，对于睡眠模式而言，这部分功耗是需要避免的。
[0004]因此，目前需要本领域技术人员迫切解决的一个技术问题就是:提供一种在没有时钟的情况下，仍可以实现睡眠模式唤醒的边沿检测电路。在不影响功能的前提下，关闭所有时钟网络以及所有时钟产生电路，唤醒睡眠模式，从而降低芯片功耗，使芯片功耗达到最低。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种支持睡眠模式的芯片，用以在不影响功能的前提下，关闭所有时钟网络以及所有时钟产生电路，唤醒睡眠模式，从而降低芯片功耗，使芯片功耗达到最低。
[0006]为了解决上述问题，本发明公开了一种支持睡眠模式的芯片，包括中央处理器，时钟控制器和边沿检测电路，
[0007]其中，所述中央处理器，用于发送低功耗申请至时钟控制器；
[0008]所述时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；
[0009]在所述睡眠模式下，
[0010]所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；
[0011]所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式；
[0012]在所述普通模式下，
[0013]所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；
[0014]所述中央处理器，用于依据所述唤醒信号进行中断处理。
[0015]优选地，所述边沿检测电路包括边沿检测器、恢复时间处理器、同步器、脉冲生成电路、组合逻辑单元、中断寄存器、总线接口，配置寄存器，第一非门，第一或门，第二或门；
[0016]其中，所述第一或门的输入端分别连接所述第一非门的输出端及所述恢复时间处理器，所述第一或门的输出端连接所述中断寄存器，所述第一非门的输入端接收睡眠模式信号，所述第二或门的输入端分别连接所述脉冲生成电路及所述总线接口，所述第二或门的输出端连接所述边沿检测器；所述总线接口与所述组合逻辑单元以及配置寄存器相连。
[0017]优选地，
[0018]在所述睡眠模式下，
[0019]所述边沿检测器，用于检测待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；
[0020]所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置I信号，发送至所述第一或门；
[0021 ] 所述第一或门，用于依据所述低电平的置I信号生成低电平的异步置I信号，发送至所述中断寄存器；
[0022]所述中断寄存器，用于依据所述低电平的异步置I信号生成高电平的唤醒信号，发送至所述时钟控制器和所述中央处理器；
[0023]所述时钟控制器，用于依据所述为高电平的唤醒信号开启时钟电路，重新开始为所述边沿检测电路提供系统时钟；
[0024]所述同步器及所述脉冲生成电路，用于依据所述低电平的置I信号生成同步置I信号，发送至所述第二或门及所述组合逻辑单元；
[0025]当所述同步置I信号为高电平时，所述第二或门用于依据所述同步置I信号生成同步复位信号，发送至所述边沿检测器，所述沿检测器用于依据所述同步复位信号进行复位；
[0026]优选地，
[0027]在所述普通模式下，
[0028]所述边沿检测器，用于接收待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；
[0029]所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置I信号，发送至所述同步器；
[0030]所述同步器及所述脉冲生成电路，用于依据所述低电平的置I信号生成同步置I信号，发送至所述第二或门及所述组合逻辑单元；
[0031]当所述同步置I信号为高电平时，所述第二或门用于依据所述同步置I信号生成同步复位信号，发送至边所述沿检测器，所述沿检测器用于依据所述同步复位信号进行复位；所述组合逻辑单元用于依据所述同步置I信号生成高电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据高电平的信号生成高电平的唤醒信号，发送至所述中央处理器；所述中央处理器用于依据所述高电平的唤醒信号进行中断处理，并生成高电平的软件复位信号，通过所述总线接口发送至所述组合逻辑单元；
[0032]所述组合逻辑单元，用于依据所述高电平的软件复位信号，生成低电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据低电平的信号将唤醒信号置为低电平。
[0033]优选地，所述用于上升沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非
门，第一与门，第二与门，第一与非门以及第二与非门；
[0034]其中，所述第一寄存器接口 SN及所述第一与非门的输入端接收待检信号，接口 D与所述第一与门的输出端相连，接口 Q与所述第一与非门的另一输入端，所述第一与门的输入端及所述第二与非门的输入端相连，所述第一与门的另一输入端与所述第二与非门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，所述第二寄存器接口 SN与所述第一与非门的输出端相连，接口 D与所述第二与门的输出端相连，接口Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口 RN接收系统复位信号，接口 CK接收系统时钟；
[0035]当检测到所述待检信号的第一电平为低电平时，进入半成功状态；当检测到所述待检信号的第二电平为高电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号；
[0036]所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号；
[0037]所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。
[0038]优选地，所述用于下降沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第三非门，第四非门，第三或门，第一与门，第二与门以及第二与非门；
[0039]其中，所述第一寄存器接口 SN与所述第三非门的输出相连，接口 D与所述第一与门的输出端相连，接口 Q与所述第四非门的输入端，第一与门的另一输入端及所述第二与非门的输入端相连，所述第三非门的输入端及所述第三或门的输入端接收待检信号，所述第一与门的另一输入端与所述第二与非门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，
[0040]所述第四非门的输出端与所述第三或门的另一输入端相连，所述第二寄存器接口SN与所述第三或门的输出端相连，接口 D与所述第二与门的输出端相连，接口 Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口 RN接收系统复位信号，接口 CK接收系统时钟；
[0041]当检测到所述待检信号的第一电平为高电平时，进入半成功状态；当检测到所述待检信号的第二电平为低电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号；
[0042]所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号；
[0043]所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。
[0044]优选地，所述配置寄存器用于配置所述边沿检测器。[0045]优选地，所述恢复时间处理器包括第三寄存器及第四寄存器；
[0046]其中，所述第三寄存器的接口 D，接口 RN及所述第四寄存器的接口 RN接收所述边沿检测信号；所述第三寄存器的接口 Q与所述第四寄存器的接口 D相连，所述第三寄存器及第四寄存器的接口 CK接收系统时钟；
[0047]当所述边沿检测信号为低电平时，输出低电平的置I信号。当所述边沿检测信号变为高电平时，经过两个系统时钟，置I信号会变为高电平。
[0048]优选地，所述同步器包括第五寄存器及第六寄存器，所述脉冲生成电路包括第七寄存器，第八寄存器，第五非门以及第三与门；
[0049]其中，所述第五寄存器的接口 D接收所述置I信号，所述第五寄存器的接口 Q与所述第六寄存器的接口 D相连，所述第六寄存器的接口 Q与所述第七寄存器的接口 D及所述第五非门的输入端相连，所述第七寄存器的接口 Q与所述第八寄存器的接口 D相连，所述第八寄存器的接口 Q与所述第三与门的输入端相连，所述第三与门的另一输入端与所述第五非门的输出端相连；所述第五寄存器，第六寄存器，第七寄存器以及第八寄存器的接口 RN接收系统复位信号，接口 CK连接系统时钟；
[0050]当所述置I信号由高电平变为低电平，并且所述第六寄存器的接口 Q输出低电平的信号，所述第八寄存器的接口 Q输出高电平的信号时，所述第三与门输出端输出高电平的同步置I信号。
[0051]优选地，所述组合逻辑单元包括第六非门，第四与门以及第四或门；
[0052]所述第四与门的输入端连接所述第六非门的输出端，另一输入端连接所述第四或门的输出端，所述第六非门的输入端接收软件复位信号，所述第四或门的输入端分别接收所述同步置I信号及唤醒信号；
[0053]当所述软件复位信号为高电平时，输出低电平的信号；
[0054]当所述软件复位信号为低电平且所述同步置I信号为高电平时，输出高电平的信号。
[0055]当所述软件复位信号为低电平且所述同步置I信号为低电平时，输出唤醒信号。
[0056]本发明实施例还提供了一种边沿信号检测的方法，涉及中央处理器，时钟控制器和边沿检测电路，所述中央处理器用于发送低功耗申请至时钟控制器，所述时钟控制器用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，所述的方法包括:
[0057]所述边沿检测电路接收待检信号；
[0058]所述边沿检测电路在所述待检信号的跳变沿发生变化时，生成唤醒信号发送至所述时钟控制器；
[0059]所述时钟控制器依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟。
[0060]本发明实施例还提供了一种边沿信号检测的方法，涉及中央处理器，时钟控制器和边沿检测电路，所述时钟控制器用于开启时钟电路，为所述边沿检测电路和中央处理器提供系统时钟，所述的方法包括:
[0061 ] 所述边沿检测电路接收待检信号；
[0062]所述边沿检测电路在所述待检信号的跳变沿发生变化时，生成唤醒信号发送至所述中央处理器；
[0063]所述中央处理器依据所述唤醒信号进行中断处理。
[0064]与现有技术相比，本发明包括以下优点:
[0065]在本发明实施例中，在进入睡眠模式时，时钟控制器关闭所有时钟电路暂停为边沿检测电路及中央处理器提供系统时钟，仍可以通过异步的方式完成边沿检测，实现睡眠模式唤醒，不同于在先用于睡眠模式唤醒的电路，有时钟才能正常工作，因此在睡眠模式下，还要开启部分时钟生成电路和时钟网络，消耗较可观的一部分功耗。而本发明实施例在没有系统时钟的情况下，边沿检测电路可以通过异步的方式完成边沿检测，实现睡眠模式唤醒，达到最低的功耗。
[0066]在本发明实施例中，在进入普通模式下，即在有系统时钟的情况下，还可以通过同步的方式检测外中断，避免中央处理器采样到亚稳态信号。
【专利附图】
【附图说明】
[0067]图1是本发明的一种支持睡眠模式的芯片的结构示意图；
[0068]图2是本发明的一种沿检测电路的结构图；
[0069]图3是本发明的一种寄存器的真值表示意图；
[0070]图4是本发明的一种用于上升沿检测的边沿检测器的结构图；
[0071]图5是本发明的一种用于下降沿检测的边沿检测器的结构图；
[0072]图6是本发明的一种边沿检测器的工作流程图；
[0073]图7是本发明的一种恢复时间处理器的结构图；
[0074]图8是本发明的一种同步器与脉冲生成电路的结构图；
[0075]图9是本发明的一种同步器与脉冲生成电路的工作时序图；
[0076]图10是本发明的一种组合逻辑单元的结构图；
[0077]图11是本发明的一种边沿信号检测方法实施例1的步骤流程图；
[0078]图12是本发明的一种边沿信号检测方法实施例1的步骤流程图。
【具体实施方式】
[0079]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0080]目前，现有技术中用于睡眠模式唤醒的边沿检测电路都是需要有时钟才能工作的，会损失比较可观的部分功耗。因此，本发明实施例的核心构思之一在于，当时钟控制器关闭所有时钟电路暂停为边沿检测电路及中央处理器提供系统时钟时，仍可以通过异步的方式完成边沿检测，实现睡眠模式唤醒，极大地减低了功耗。
[0081]参照图1，示出了本发明一种支持睡眠模式的芯片的结构示意图，可以包括中央处理器，时钟控制器，边沿检测电路，
[0082]其中，所述中央处理器用于发送低功耗申请至时钟控制器；
[0083]所述时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；
[0084]在所述睡眠模式下，[0085]所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；
[0086]所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式；
[0087]图1所示的是边沿检测电路在芯片中的一种典型用法，其中，边沿检测电路与中央处理器和时钟控制器配合工作。具体而言，时钟控制器可以通过开启及关闭时钟电路，来选择是否为边沿检测电路和中央处理器提供系统时钟。中央处理器可以运行软件，可以控制芯片上包括边沿检测电路在内的所有外设。边沿检测电路则在无系统时钟的情况下，用异步的方式检测待检信号，生成唤醒信号，以控制时钟控制器开启时钟电路。
[0088]在本发明的一种优选实施例中，支持睡眠模式的芯片中所有时钟和时钟生成电路关闭时进入睡眠模式，芯片不工作，等待唤醒，本发明实施例的边沿检测电路可用于唤醒，该模式下的工作流程如下:
[0089]中央处理器通过系统总线开启边沿检测电路，给时钟控制器发低功耗申请，申请进入睡眠模式。时钟控制器收到此申请后，将睡眠模式信号置I并发送至边沿检测电路，同时关闭所有时钟生成电路，暂停为边沿检测电路和中央处理器提供系统时钟，进入睡眠模式。此时边沿检测电路通过异步的方式检测待检信号，当发现所关注的跳变沿时，将唤醒信号置1，时钟控制器在接收到唤醒信号之后，将睡眠模式信号清0，同时开启时钟生成电路重新提供系统时钟给边沿检测电路和中央处理器，进入普通模式。中央处理器在接收到唤醒信号后，就可以在系统时钟下开始执行后续程序。
[0090]在所述普通模式下，
[0091]所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；
[0092]所述中央处理器，用于依据所述唤醒信号进行中断处理。
[0093]支持睡眠模式的芯片中的时钟和时钟生成电路开启时为普通模式，芯片正常工作，等待中断，本发明实施例的边沿检测电路可用于中断，该模式下的工作流程如下:
[0094]在本发明的一种优选实施例中，中央处理器通过系统总线开启边沿检测电路，边沿检测电路检测待检信号，当发现所关注的跳变沿时，将中断信号(即唤醒信号)置I ;中央处理器收到中断信号后，进行中断处理，然后通过系统总线对边沿检测电路进行软件复位，再将中断信号置O。
[0095]为了使本领域技术人员进一步了解本发明实施例的边沿检测电路的工作原理，以下通过具体的示例来进行说明。
[0096]参照图2所示的本发明一种沿检测电路的结构图，所述边沿检测电路可以包括边沿检测器、恢复时间处理器、同步器、脉冲生成电路、组合逻辑单元、中断寄存器、总线接口，配置寄存器，第一非门，第一或门，第二或门；其中，所述第一或门的输入端分别连接所述第一非门的输出端及所述恢复时间处理器，所述第一或门的输出端连接所述中断寄存器，所述第一非门的输入端接收睡眠模式信号，所述第二或门的输入端分别连接所述脉冲生成电路及所述总线接口，所述第二或门的输出端连接所述边沿检测器；所述总线接口与所述组合逻辑单元以及配置寄存器相连；
[0097]在本发明的一种优选实施例中，在所述睡眠模式下，
[0098]所述边沿检测器，用于检测待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；
[0099]所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置I信号，发送至所述第一或门；
[0100]所述第一或门，用于依据所述低电平的置I信号生成低电平的异步置I信号，发送至所述中断寄存器；
[0101]所述中断寄存器，用于依据所述低电平的异步置I信号生成高电平的唤醒信号，发送至所述时钟控制器和所述中央处理器；所述时钟控制器用于依据所述为高电平的唤醒信号开启时钟电路，重新开始为所述边沿检测电路提供系统时钟；
[0102]所述同步器及所述脉冲生成电路，用于依据所述低电平的置I信号生成同步置I信号，发送至所述第二或门及所述组合逻辑单元；
[0103]当所述同步置I信号为高电平时，所述第二或门用于依据所述同步置I信号生成同步复位信号，发送至所述边沿检测器，所述沿检测器用于依据所述同步复位信号进行复位；
[0104]在本发明实施例中，所述边沿检测电路主要包括8个子模块，各个子模块的工作内容如下所示:
[0105]子模块1:边沿检测器的作用是检测待检信号，当发现发生所关注的跳变沿时生成恢复时间处理器能识别的边沿检测信号。
[0106]子模块2:恢复时间处理器的作用是对边沿检测信号做整形。
[0107]子模块3:同步器的作用是对置I信号做同步处理，所生成的信号与中断寄存器属于同一时钟域。
[0108]子模块4:脉冲生成电路的作用是将同步器输出的信号处理成脉冲信号，即同步
置I信号。
[0109]子模块5:组合逻辑单元的作用是综合同步置I信号，软件复位信号和唤醒信号的值驱动到中断寄存器的数据输入端。
[0110]子模块6:中断寄存器的数据输出端就是唤醒信号。置I信号在睡眠模式下可以通过或门生成用作中断寄存器的异步置I信号。
[0111]子模块7:总线接口的作用是连接系统总线。中央处理器可以通过总线接口生成软件复位信号和更改配置寄存器。
[0112]子模块8:配置寄存器用于控制边沿检测电路的工作方式，例如，边沿检测器是否开启，检测上升沿还是下降沿，边沿检测器的软件复位等等。
[0113]需要说明的是，本发明实施例中寄存器的异步复位和异步置I是低位有效。如果要换成异步复位和异步置I为高有效的寄存器，只需在异步复位和异步置I信号上加非门即可。
[0114]在本发明实施例中，可以采用相同结构的寄存器，例如，边沿检测电路中的中断寄存器的结构可以与其他模块的寄存器相同，当然，也可以选用其他寄存器，本发明实施例对此不作限制。
[0115]参照图3所示的本发明的一种寄存器的真值表示意图，此寄存器为上升沿有效，具体地工作逻辑的如下:
[0116]当接口 SN为O且接口 RN为I时，接口 Q会被置位为I ;当接口 RN为O且接口 SN为I时，接口 Q会被复位为O ;在接口 SN和接口 RN都为O的情况下，接口 Q会被置位为I ;在接口 SN和接口 RN都为I的情况下，当接口 CK处于上升沿时，接口 D端输入的数据会被寄存器到接口 Q，当接口 CK处于下降沿时，接口 Q不变化。
[0117]在本发明实施例中，在睡眠模式下，边沿检测器，恢复时间处理器和中断寄存器可以通过异步的方式工作。当待检信号出现所关注的跳变沿时，边沿检测器输出置O的边沿检测信号。恢复时间处理器接收到此置O的边沿检测信号之后，将置I信号置0，此时置I信号可以通过或门生成置O的异步置I信号直接作用中断寄存器的接口 SN，中断寄存器被异步置1，即唤醒信号被置1，时间控制器会开启时钟电路，打开系统时钟。当边沿检测电路上有系统时钟时，置I信号上的低电平会被同步器采到，经过脉冲生成器变为边沿检测器的同步复位脉冲，边沿检测器会被同步复位，边沿检测信号变为I;经过两个系统时钟，恢复时间处理器会把置I信号变为1，中断寄存器的异步置I信号变为无效。唤醒流程完成。
[0118]在本发明的一种优选实施例中，在所述普通模式下，
[0119]所述边沿检测器，用于接收待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；
[0120]所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置I信号，发送至所述同步器；
[0121]所述同步器及所述脉冲生成电路，用于依据所述低电平的置I信号生成同步置I信号，发送至所述第二或门及所述组合逻辑单元；
[0122]当所述同步置I信号为高电平时，所述第二或门用于依据所述同步置I信号生成同步复位信号，发送至边所述沿检测器，所述沿检测器用于依据所述同步复位信号进行复位；所述组合逻辑单元用于依据所述同步置I信号生成高电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据高电平的信号生成高电平的唤醒信号，发送至所述中央处理器；所述中央处理器用于依据所述高电平的唤醒信号进行中断处理，并生成高电平的软件复位信号，通过所述总线接口发送至所述组合逻辑单元；
[0123]所述组合逻辑单元，用于依据所述高电平的软件复位信号，生成低电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据低电平的信号生成低电平的唤醒信号。
[0124]在本发明实施例中，在普通模式下，所有边沿检测电路的子模块都可以基于系统时钟正常工作。当待检信号出现所关注的跳变沿时，边沿检测器输出为O的边沿检测信号，接收到为O的边沿检测信号之后，恢复时间处理器会输出为O的置I信号。置I信号经过同步器变成同步于系统时钟的信号，再经过脉冲生成电路变成双周期的脉冲信号，即同步置I信号。同步置I信号上的脉冲会同步复位边沿检测器。在同步置I信号为I时，组合逻辑单元的输出为I的信号。中断寄存器在系统时钟的上升沿采样到I的信号后，会将中断信号(即唤醒信号)变为I。中央处理器收到中断后，会通过总线接口产生软件复位信号。当软件复位信号为I时，组合逻辑单元会输出O。中断寄存器在系统时钟的上升沿采样到组合逻辑单元输出的O信号后，会将中断信号变为O。中断流程完成。由于中断寄存器的接口SN接到为I的异步置I信号，接口 RN接收到为I的系统复位信号，所以接口 Q的输出与接口 D有关，故通过组合逻辑单元后，中断寄存器最后将输出为O的唤醒信号。中断信号与系统时钟同步，以避免中央处理器采样到亚稳态信号。
[0125]参照图4所示的本发明的一种用于上升沿检测的边沿检测器的结构图，所述边沿检测器可以包括第一寄存器，第二寄存器，第二非门，第一与门，第二与门，第一与非门以及第二与非门；
[0126]其中，所述第一寄存器接口 SN及所述第一与非门的输入端接收待检信号，接口 D与所述第一与门的输出端相连，接口 Q与所述第一与非门的另一输入端，所述第一与门的输入端及所述第二与非门的输入端相连，所述第一与门的另一输入端与所述第二与非门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，所述第二寄存器接口 SN与所述第一与非门的输出端相连，接口 D与所述第二与门的输出端相连，接口 Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口 RN接收系统复位信号，接口 CK接收系统时钟；
[0127]当检测到所述待检信号的第一电平为低电平时，进入半成功状态；当检测到所述待检信号的第二电平为高电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号；
[0128]所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号；
[0129]所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。
[0130]参照图5所示的一种用于下降沿检测的边沿检测器的结构图，所述边沿检测器可
以包括第一寄存器，第二寄存器，第二非门，第三非门，第四非门，第三或门，第一与门，第二与门以及第二与非门；
[0131]其中，所述第一寄存器接口 SN与所述第三非门的输出相连，接口 D与所述第一与门的输出端相连，接口 Q与所述第四非门的输入端，第一与门的另一输入端及所述第二与非门的输入端相连，所述第三非门的输入端及所述第三或门的输入端接收待检信号，所述第一与门的另一输入端与所述第二与非门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，
[0132]所述第四非门的输出端与所述第三或门的另一输入端相连，所述第二寄存器接口SN与所述第三或门的输出端相连，接口 D与所述第二与门的输出端相连，接口 Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口 RN接收系统复位信号，接口 CK接收系统时钟；
[0133]当检测到所述待检信号的第一电平为高电平时，进入半成功状态；当检测到所述待检信号的第二电平为低电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号；
[0134]所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号；
[0135]所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。
[0136]图4及图5分别为用于上升沿检测的边沿检测器和用于下降沿检测的边沿检测器。在本发明的一种优选实施例中，所述边沿检测电路还可以包括配置寄存器，所述配置寄存器可以用于配置所述边沿检测器。在具体实现中，边沿检测电路可以只包含上述两种边沿检测器中的一种，也可以包含上述两种边沿检测器。具体可以通过配置寄存器选择其中一种开启，另一种关闭。
[0137]上升沿检测的边沿检测器和用于下降沿检测的边沿检测器电路结构类似，都包含两个寄存器，可能存在四种状态，具体可以参照表1所示的沿检测器状态表。边沿检测器的工作原理是在检测到第一个电平，进入半成功状态；若在半成功状态下再检测到第二个电平，即认为检测到了所关注的跳变沿。第一个电平、第二个电平与跳变沿的对应关系可以参照表2所示的第一个电平、第二个电平与跳变沿的对应关系表。
[0138]表1:边沿检测器状态表
[0139]
【权利要求】
1.一种支持睡眠模式的芯片，其特征在于，包括中央处理器，时钟控制器和边沿检测电路， 其中，所述中央处理器，用于发送低功耗申请至时钟控制器； 所述时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式； 在所述睡眠模式下， 所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号； 所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式； 在所述普通模式下， 所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号； 所述中央处理器，用于依据所述唤醒信号进行中断处理。
2.根据权利要求1所述的支持睡眠模式的芯片，其特征在于，所述边沿检测电路包括边沿检测器、恢复时间处理器、同步器、脉冲生成电路、组合逻辑单元、中断寄存器、总线接口，配置寄存器，第一非门，第一或门，第二或门； 其中，所述第一或门的输入端分别连接所述第一非门的输出端及所述恢复时间处理器，所述第一或门的输出端连接所述中断寄存器，所述第一非门的输入端接收睡眠模式信号，所述第二或门的输入端分别连接所述脉冲生成电路及所述总线接口，所述第二或门的输出端连接所述边沿检测器；所述总线接口与所述组合逻辑单元以及配置寄存器相连。
3.根据权利要求2所述的支持睡眠模式的芯片，其特征在于， 在所述睡眠模式下， 所述边沿检测器，用于检测待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器； 所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置I信号，发送至所述第一或门； 所述第一或门，用于依据所述低电平的置I信号生成低电平的异步置I信号，发送至所述中断寄存器； 所述中断寄存器，用于依据所述低电平的异步置I信号生成高电平的唤醒信号，发送至所述时钟控制器和所述中央处理器； 所述时钟控制器，用于依据所述为高电平的唤醒信号开启时钟电路，重新开始为所述边沿检测电路提供系统时钟； 所述同步器及所述脉冲生成电路，用于依据所述低电平的置I信号生成同步置I信号，发送至所述第二或门及所述组合逻辑单元； 当所述同步置I信号为高电平时，所述第二或门用于依据所述同步置I信号生成同步复位信号，发送至所述边沿检测器，所述沿检测器用于依据所述同步复位信号进行复位。
4.根据权利要求2或3所述的支持睡眠模式的芯片，其特征在于， 在所述普通模式下， 所述边沿检测器，用于接收待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器； 所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置I信号，发送至所述同步器； 所述同步器及所述脉冲生成电路，用于依据所述低电平的置I信号生成同步置I信号，发送至所述第二或门及所述组合逻辑单元； 当所述同步置I信号为高电平时，所述第二或门用于依据所述同步置I信号生成同步复位信号，发送至边所述沿检测器，所述沿检测器用于依据所述同步复位信号进行复位；所述组合逻辑单元用于依据所述同步置I信号生成高电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据高电平的信号生成高电平的唤醒信号，发送至所述中央处理器；所述中央处理器用于依据所述高电平的唤醒信号进行中断处理，并生成高电平的软件复位信号，通过所述总线接口发送至所述组合逻辑单元； 所述组合逻辑单元，用于依据所述高电平的软件复位信号，生成低电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据低电平的信号将唤醒信号置为低电平。
5.根据权利要求2所述的支持睡眠模式的芯片，其特征在于，所述用于上升沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第一与门，第二与门，第一与非门以及第二与非门； 其中，所述第一寄存器接口 SN及所述第一与非门的输入端接收待检信号，接口 D与所述第一与门的输出端相连，接口 Q与所述第一与非门的另一输入端，所述第一与门的输入端及所述第二与非门的输入端相连，所述第一与门的另一输入端与所述第二与非门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，所述第二寄存器接口 SN与所述第一 与非门的输出端相连，接口 D与所述第二与门的输出端相连，接口 Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口 R N接收系统复位信号，接口 CK接收系统时钟； 当检测到所述待检信号的第一电平为低电平时，进入半成功状态；当检测到所述待检信号的第二电平为高电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号; 所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号； 所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。
6.根据权利要求5所述的支持睡眠模式的芯片，其特征在于，所述用于下降沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第三非门，第四非门，第三或门，第一与门，第二与门以及第二与非门； 其中，所述第一寄存器接口 SN与所述第三非门的输出相连，接口 D与所述第一与门的输出端相连，接口 Q与所述第四非门的输入端，第一与门的另一输入端及所述第二与非门的输入端相连，所述第三非门的输入端及所述第三或门的输入端接收待检信号，所述第一与门的另一输入端与所述第二与非门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号， 所述第四非门的输出端与所述第三或门的另一输入端相连，所述第二寄存器接口 SN与所述第三或门的输出端相连，接口 D与所述第二与门的输出端相连，接口 Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口 RN接收系统复位信号，接口 CK接收系统时钟； 当检测到所述待检信号的第一电平为高电平时，进入半成功状态；当检测到所述待检信号的第二电平为低电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号; 所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号； 所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。
7.根据权利要求5或6所述的支持睡眠模式的芯片，其特征在于，所述配置寄存器用于配置所述边沿检测器。
8.根据权利要求5或6所述的支持睡眠模式的芯片，其特征在于，所述恢复时间处理器包括第三寄存器及第四寄存器； 其中，所述第三寄存器的接口 D，接口 RN及所述第四寄存器的接口 RN接收所述边沿检测信号；所述第三寄存器的接口 Q与所述第四寄存器的接口 D相连，所述第三寄存器及第四寄存器的接口 CK接收系统时钟； 当所述边沿检测信号为低电平时，输出低电平的置I信号。当所述边沿检测信号变为高电平时，经过两个系统时钟，置I信号会变为高电平。
9.根据权利要求7所述的支持睡眠模式的芯片，其特征在于，所述同步器包括第五寄存器及第六寄存器，所述脉冲生成电路包括第七寄存器，第八寄存器，第五非门以及第三与门； 其中，所述第五寄存器的接口 D接收所述置I信号，所述第五寄存器的接口 Q与所述第六寄存器的接口 D相连，所述第六寄存器的接口 Q与所述第七寄存器的接口 D及所述第五非门的输入端相连，所述第七寄存器的接口 Q与所述第八寄存器的接口 D相连，所述第八寄存器的接口 Q与所述第三与门的输入端相连，所述第三与门的另一输入端与所述第五非门的输出端相连；所述第五寄存器，第六寄存器，第七寄存器以及第八寄存器的接口 RN接收系统复位信号，接口 CK连接系统时钟； 当所述置I信号由高电平变为低电平，并且所述第六寄存器的接口 Q输出低电平的信号，所述第八寄存器的接口 Q输出高电平的信号时，所述第三与门输出端输出高电平的同步置I信号。
10.根据权利要求9所述的支持睡眠模式的芯片，其特征在于，所述组合逻辑单元包括第六非门，第四与门以及第四或门； 所述第四与门的输入端连接所述第六非门的输出端，另一输入端连接所述第四或门的输出端，所述第六非门的输入端接收软件复位信号，所述第四或门的输入端分别接收所述同步置I信号及唤醒信号； 当所述软件 复位信号为高电平时，输出低电平的信号； 当所述软件复位信号为低电平且所述同步置I信号为高电平时，输出高电平的信号。 当所述软件复位信号为低电平且所述同步置I信号为低电平时，输出唤醒信号。
11.一种边沿信号检测的方法，其特征在于，涉及中央处理器，时钟控制器和边沿检测电路，所述中央处理器用于发送低功耗申请至时钟控制器，所述时钟控制器用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，所述的方法包括: 所述边沿检测电路接收待检信号； 所述边沿检测电路在所述待检信号的跳变沿发生变化时，生成唤醒信号发送至所述时钟控制器； 所述时钟控制器依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟。
12.一种边沿信号检测的方法，其特征在于，涉及中央处理器，时钟控制器和边沿检测电路，所述时钟控制器用于开启时钟电路，为所述边沿检测电路和中央处理器提供系统时钟，所述的方法包括: 所述边沿检测电路接收待检信号； 所述边沿检测电路在所述待检信号的跳变沿发生变化时，生成唤醒信号发送至所述中央处理器； 所述中央处理器依据所述唤醒信号进行中断处理。
【文档编号】G06F1/04GK103631360SQ201310575231
【公开日】2014年3月12日 申请日期:2013年11月15日 优先权日:2013年11月15日
【发明者】李宝魁 申请人:北京兆易创新科技股份有限公司