一种板卡装置制造方法
【专利摘要】本发明公开了一种板卡装置，所述板卡装置具体包括：FPGA芯片和处理器，所述FPGA芯片具体包括GPIO控制寄存器和GPIO管脚，所述处理器具体包括外设接口；其中：所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连接，且所述处理器通过所述外设接口控制所述GPIO控制寄存器；所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述GPIO管脚输出高电平或者低电平，和/或，读写指定状态。本发明实施例中，利用FPGA芯片的闲置资源，使得处理器可以通过操作FPGA芯片的GPIO控制寄存器的方式，完成JTAG接口时序的模拟，从而避免执行在线下载程序后返回失败，并可以实现FPGA固件的在线下载功能。
【专利说明】一种板卡装置
【技术领域】
[0001] 本发明涉及通信【技术领域】，尤其是涉及一种板卡装置。
【背景技术】
[0002] FPGA (Field Programmable Gate Array,现场可编程门阵列）固件程序的烧写方 法具体包括：生产过程中通过专用编程器，直接对配置芯片完成编程后进行安装。在单板 JTAGQoint Test Action Group,联合测试行为组织）扫描测试过程中，通过整板JTAG对 FPGA固件程序进行烧写。在调试初期，由PC机配合专用的下载软件和JTAG线缆进行程序 烧写。在单板运行过程中，通过处理器对FPGA芯片进行固件程序的在线下载。在处理器对 FPGA芯片进行固件程序的在线下载方案中，如图1所示，处理器的GPI0(General Purpose Input Output，通用输入输出）管脚与FPGA芯片的JTAG接口之间存在硬件连接。在线下 载功能由处理器通过操作GPIO管脚模拟JTAG下载时序的方式完成。
[0003] FPGA芯片厂家通常会提供模拟JTAG在线下载时序的C程序包，用户根据处理器的 GPIO操作方法，改写程序包中控制JTAG信号电平高低的接口程序，完成GPIO到JTAG信号 的映射，并在操作系统环境中完成编译才能使用。进行固件程序在线下载时，将固件版本传 入下载程序的文件接口，之后程序自动将固件版本转换为JTAG下载时序送至FPGA芯片，实 现固件的更新和升级。
[0004] 现有技术中，电路板卡中的FPGA芯片固件程序的在线下载，由处理器通过自身 GPIO接口模拟JTAG时序完成，但对于一些处理器模块（如COM Express (串行通讯端口专 用）模块），其GPIO接口速率极低（GPI0接口由模块内部I2C接口转换而来），因此不能 满足在线下载JTAG时序的要求，导致执行在线下载程序后返回失败，这种情况下无法实现 FPGA固件的在线下载功能。
【发明内容】
[0005] 本发明实施例提供一种板卡装置，以利用FPGA芯片的闲置资源，避免执行在线下 载程序后返回失败，并可以实现FPGA固件的在线下载功能。
[0006] 本发明实施例提供一板卡装置，所述板卡装置具体包括：现场可编程门阵列FPGA 芯片和处理器，所述FPGA芯片具体包括通用输入输出GPIO控制寄存器和GPIO管脚，所述 处理器具体包括外设接口；其中：
[0007] 所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连 接，且所述处理器通过所述外设接口控制所述GPIO控制寄存器；
[0008] 所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述 GPIO管脚输出高电平或者低电平，和/或，读写指定状态。
[0009] 本发明实施例中，所述外设接口的接口速率满足所述FPGA芯片对下载程序的速 率要求，且所述外设接口具体包括：短管脚计数总线LPC接口、并行数据总线接口、并行地 址总线接口。
[0010] 本发明实施例中，所述GPIO管脚具体包括第一 GPIO子管脚，且所述第一 GPIO子 管脚用于连接FPGA程序加载控制信号；其中，所述FPGA程序加载控制信号的低脉冲能够触 发所述FPGA芯片重新从配置芯片加载程序，并使在线下载更新后的固件程序生效。
[0011] 本发明实施例中，当偏移地址为第一偏移地址时，所述GPIO控制寄存器的类型为 读或写类型，且所述处理器输出的比特〇能够控制所述FPGA程序加载控制信号进行FPGA 程序加载。
[0012] 所述FPGA芯片还具体包括JTAG接口；所述GPIO管脚还具体包括第二GPIO子管 脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚；所述第二GPIO子管脚用于连接 所述JTAG接口的测试时钟TCK信号，所述第三GPIO子管脚用于连接所述JTAG接口的测试 模式选择TMS信号，所述第四GPIO子管脚用于连接所述JTAG接口的测试数据输入TDI信 号，所述第五GPIO子管脚用于连接所述JTAG接口的测试数据输出TDO信号。
[0013] 本发明实施例中，当偏移地址为第二偏移地址时，所述GPIO控制寄存器的类型为 读或写类型，且所述处理器输出的比特〇能够控制所述TCK信号输出电平；当偏移地址为第 三偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能 够控制所述TMS信号输出电平；当偏移地址为第四偏移地址时，所述GPIO控制寄存器的类 型为读或写类型，且所述处理器输出的比特〇能够控制所述TDI信号输出电平；当偏移地址 为第五偏移地址时，所述GPIO控制寄存器的类型为读类型，且所述处理器输出的比特0能 够表不所述TDO信号输入电平。
[0014] 所述板卡装置还具体包括：多路选择电路MUX和JTAG插座；其中，所述GPIO管脚 与所述MUX连接，所述JTAG插座与所述MUX连接；
[0015] 在调试模式下，所述MUX断开所述MUX与所述GPIO管脚之间的连接，保持所述MUX 与所述JTAG插座之间的连接，以使用下载线缆进行程序的下载更新；在正常模式下，所述 MUX断开所述MUX与所述JTAG插座之间的连接，保持所述MUX与所述GPIO管脚之间的连 接，以使能在线下载功能。
[0016] 所述MUX在接收到判决信号时，确定工作模式为调试模式；或者，所述MUX在未接 收到所述判决信号时，确定工作模式为正常模式；或者，
[0017] 所述MUX在接收到判决信号时，确定工作模式为正常模式；或者，所述MUX在未接 收到所述判决信号时，确定工作模式为调试模式。
[0018] 所述判决信号来自所述板卡装置的板内拨码或者跳线。
[0019] 所述板卡装置还具体包括：匹配网络；其中，所述MUX与所述匹配网络连接，且所 述FPGA芯片内部的JTAG接口与所述匹配网络连接；
[0020] 在调试模式下，所述MUX将来自所述JTAG插座的JTAG信号通过所述匹配网络传 输给所述JTAG接口；在正常模式下，所述MUX将来自所述GPIO管脚的JTAG信号通过所述 匹配网络传输给所述JTAG接口。
[0021] 与现有技术相比，本发明实施例至少具有以下优点：本发明实施例中，利用FPGA 芯片的闲置资源，在FPGA芯片中嵌入一个GPIO控制寄存器，并通过FPGA芯片内部的GPIO 管脚将GPIO控制寄存器连接到FPGA芯片内部的JTAG接口，使得处理器可以通过操作FPGA 芯片的GPIO控制寄存器的方式，完成JTAG接口时序的模拟，从而避免执行在线下载程序后 返回失败，并可以实现FPGA固件的在线下载功能。上述方式可以利用FPGA芯片的闲置资 源，无需额外增加芯片，节约单板的PCB(Printed Circuit Board,印制电路板）资源和成 本。在实现FPGA在线升级功能时，上述方式无需占用处理器的GPIO资源，硬件电路设计简 单，FPGA芯片内部的GPIO控制寄存器易于集成。在线下载软件程序仅需要调整JTAG信号 的接口程序，易于实现。当FPGA芯片的GPIO控制寄存器定义不产生变化时，可以实现更好 的继承性。
【专利附图】
【附图说明】
[0022] 为了更加清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所 需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施 例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施 例的这些附图获得其他的附图。
[0023] 图1是现有技术中处理器对FPGA芯片进行固件程序的在线下载示意图；
[0024] 图2是本发明实施例一中提出的一种板卡装置的结构示意图；
[0025] 图3和图4是本发明实施例一中提出的控制信号电平的时序图。
【具体实施方式】
[0026] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基 于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其 他实施例，都属于本发明保护的范围。
[0027] 实施例一
[0028] 针对现有技术中存在的问题，本发明实施例一提供一种板卡装置，该板卡装置可 以广泛应用于含有FPGA芯片的单板上，且板卡装置用于实现FPGA芯片的在线下载和在线 升级。如图2所示，为本发明实施例一中提出的板卡装置的结构示意图，该板卡装置具体包 括：FPGA芯片和处理器，且该FPGA芯片具体包括GPIO控制寄存器和GPIO管脚，该处理器 具体包括外设接口。
[0029] 本发明实施例中，处理器（模块）通过外设接口与FPGA芯片内部的GPIO控制寄 存器连接，且处理器通过外设接口控制GPIO控制寄存器，并通过外设接口访问FPGA芯片内 部的GPIO控制寄存器。进一步的，GPIO控制寄存器与GPIO管脚连接，且GPIO控制寄存器 可以控制FPGA芯片的GPIO管脚输出高电平或者低电平（高/低电平），和/或，读写指定 状态，如读写0/1状态。
[0030] 本发明实施例中，外设接口（即处理器与FPGA芯片之间的通信接口）的接口速率 满足FPGA芯片对下载程序的速率要求，S卩外设接口的接口速率可以满足JTAG下载程序的 要求。基于此，外设接口具体包括但不限于：LPC(Low Pin Count，短管脚计数总线）接口和 并行数据/地址总线接口等。其中，该并行数据/地址总线接口具体为并行数据总线接口 和并行地址总线接口。
[0031] 本发明实施例中，GPIO管脚具体包括第一 GPIO子管脚，且第一 GPIO子管脚用于 连接FPGA程序加载控制信号。其中，FPGA程序加载控制信号上的低脉冲能够触发FPGA芯 片重新从配置芯片（该配置芯片位于板卡装置内）加载程序，并使在线下载更新后的固件 程序生效。进一步的，当偏移地址为第一偏移地址（如0xe4)时，GPIO控制寄存器的类型 为读或写（R/W)类型，处理器输出的比特0能够控制FPGA程序加载控制信号进行FPGA程 序加载。
[0032] 本发明实施例中，FPGA芯片还可以具体包括JTAG接口，且GPIO管脚还可以具体 包括第二GPIO子管脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚。进一步的， 第二GPIO子管脚用于连接JTAG接口的TCK(Test Clock，测试时钟）信号，第三GPIO子管 脚用于连接JTAG接口的TMS(Test Mode Select，测试模式选择）信号，第四GPIO子管脚用 于连接JTAG接口的TDI (Test Data Input，测试数据输入）信号，并且第五GPIO子管脚用 于连接JTAG接口的TD0(Test Data Output，测试数据输出）信号。
[0033] 本发明实施例中，当偏移地址为第二偏移地址（如OxeO)时，GPIO控制寄存器的类 型为读或写（R/W)类型，并且处理器输出的比特0能够控制TCK信号输出电平；当偏移地址 为第三偏移地址（如Oxel)时，GPIO控制寄存器的类型为读或写（R/W)类型，并且处理器 输出的比特0能够控制TMS信号输出电平；当偏移地址为第四偏移地址（如0xe2)时，GPIO 控制寄存器的类型为读或写（R/W)类型，并且处理器输出的比特0能够控制TDI信号输出 电平；当偏移地址为第五偏移地址（如0xe3)时，GPIO控制寄存器的类型为读（R)类型，并 且处理器输出的比特〇能够表示TDO信号输入电平。
[0034] 基于上述分析，本发明实施例中，通过5个GPIO管脚（即第二GPIO子管脚、第三 GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚、第一 GPIO子管脚）分别用于连接JTAG 接口的TCK信号、TMS信号、TDI信号、TDO信号，以及连接FPGA程序加载控制信号。进一步 的，用作JTAG接口的TCK信号、TMS信号、TDI信号的GPIO设为输出，用作JTAG接口的TDO 信号的GPIO设为输入，用作FPGA程序加载控制信号的GPIO设为输出。
[0035] 如表1所示，为FPGA芯片的GPIO控制寄存器的定义。其中，偏移地址、寄存器名 称、寄存器位宽和有效比特位均可以由用户自行定义。更进一步的，GPIO控制寄存器使用 的FPGA芯片的GPIO管脚资源也可以由用户自行分配。
[0036] 表 1
[0037]
[0038]
【权利要求】
1. 一种板卡装置，其特征在于，所述板卡装置具体包括：现场可编程门阵列FPGA芯片 和处理器，所述FPGA芯片具体包括通用输入输出GPIO控制寄存器和GPIO管脚，所述处理 器具体包括外设接口；其中： 所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连接，且 所述处理器通过所述外设接口控制所述GPIO控制寄存器； 所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述GPIO 管脚输出高电平或者低电平，和/或，读写指定状态。
2. 如权利要求1所述的板卡装置，其特征在于，所述外设接口的接口速率满足所述 FPGA芯片对下载程序的速率要求，且所述外设接口具体包括：短管脚计数总线LPC接口、并 行数据总线接口、并行地址总线接口。
3. 如权利要求1所述的板卡装置，其特征在于，所述GPIO管脚具体包括第一 GPIO子管 脚，且所述第一 GPIO子管脚用于连接FPGA程序加载控制信号；其中，所述FPGA程序加载控 制信号的低脉冲能够触发所述FPGA芯片重新从配置芯片加载程序，并使在线下载更新后 的固件程序生效。
4. 如权利要求3所述的板卡装置，其特征在于，当偏移地址为第一偏移地址时，所述 GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述FPGA程序 加载控制信号进行FPGA程序加载。
5. 如权利要求1所述的板卡装置，其特征在于，所述FPGA芯片还具体包括联合测试 行为组织JTAG接口；所述GPIO管脚还具体包括第二GPIO子管脚、第三GPIO子管脚、第四 GPIO子管脚、第五GPIO子管脚； 所述第二GPIO子管脚用于连接所述JTAG接口的测试时钟TCK信号，所述第三GPIO子 管脚用于连接所述JTAG接口的测试模式选择TMS信号，所述第四GPIO子管脚用于连接所 述JTAG接口的测试数据输入TDI信号，所述第五GPIO子管脚用于连接所述JTAG接口的测 试数据输出TD0信号。
6. 如权利要求5所述的板卡装置，其特征在于， 当偏移地址为第二偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处 理器输出的比特0能够控制所述TCK信号输出电平； 当偏移地址为第三偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处 理器输出的比特0能够控制所述TMS信号输出电平； 当偏移地址为第四偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处 理器输出的比特0能够控制所述TDI信号输出电平； 当偏移地址为第五偏移地址时，所述GPIO控制寄存器的类型为读类型，且所述处理器 输出的比特0能够表示所述TD0信号输入电平。
7. 如权利要求1或5或6所述的板卡装置，其特征在于， 所述板卡装置还具体包括：多路选择电路MUX和JTAG插座；其中，所述GPIO管脚与所 述MUX连接，所述JTAG插座与所述MUX连接； 在调试模式下，所述MUX断开所述MUX与所述GPIO管脚之间的连接，保持所述MUX与 所述JTAG插座之间的连接，以使用下载线缆进行程序的下载更新；在正常模式下，所述MUX 断开所述MUX与所述JTAG插座之间的连接，保持所述MUX与所述GPIO管脚之间的连接，以 使能在线下载功能。
8. 如权利要求7所述的板卡装置，其特征在于， 所述MUX在接收到判决信号时，确定工作模式为调试模式；或者，所述MUX在未接收到 所述判决信号时，确定工作模式为正常模式；或者， 所述MUX在接收到判决信号时，确定工作模式为正常模式；或者，所述MUX在未接收到 所述判决信号时，确定工作模式为调试模式。
9. 如权利要求8所述的板卡装置，其特征在于， 所述判决信号来自所述板卡装置的板内拨码或者跳线。
10. 如权利要求7所述的板卡装置，其特征在于， 所述板卡装置还具体包括：匹配网络；其中，所述MUX与所述匹配网络连接，且所述 FPGA芯片内部的JTAG接口与所述匹配网络连接； 在调试模式下，所述MUX将来自所述JTAG插座的JTAG信号通过所述匹配网络传输给 所述JTAG接口；在正常模式下，所述MUX将来自所述GPIO管脚的JTAG信号通过所述匹配 网络传输给所述JTAG接口。
【文档编号】G06F9/445GK104407882SQ201410590008
【公开日】2015年3月11日 申请日期:2014年10月28日 优先权日:2014年10月28日
【发明者】王磊, 宋建峰 申请人:大唐移动通信设备有限公司