1.一种神经形态芯片的模拟器，其特征在于，包括：多个处理核和多个路由器，所述多个处理核与所述多个路由器通过片上网络一一对应相连，其中，每个所述处理核包括：
输入缓冲区，用于存储输入数据，其中，所述输入数据为预定的数据或来自其他处理核的数据；
处理模块，所述处理模块用于从所述输入缓冲区中读取一组输入数据，并根据所模拟的目标神经元的计算类型对所述输入数据进行处理后得到一组M个目标轴突输入，其中，M为大于0的整数；
树突计算单元，所述树突计算单元中包含N个模拟神经元和一个内存阵列，每个所述模拟神经元中包括M个轴突输入，所述内存阵列用于存储所述M个轴突输入的突触权重，所述树突计算单元用于将每个模拟神经元上每个位置的轴突输入和对应位置的突触权重进行相乘，并在所述模拟神经元上将每个位置的轴突输入和对应位置的突触权重相乘得到的结果进行累加，并将所有的模拟神经元经过上述乘加操作得到的结果组合起来作为所述树突计算单元的输出数据，其中，N为大于0的整数；
胞体计算单元，所述胞体计算单元包括与所述树突计算单元对应的N个模拟神经元，每个所述模拟神经元将所述树突计算单元中乘加操作得到的结果与之前所述模拟神经元所累积的数值进行累加，当累加后的数值超过预设阈值时，所述模拟神经元产生一个脉冲；以及
输出缓冲区，所述输出缓冲区用于存储包含所述脉冲的数据包，并根据N个模拟神经元之间的连接关系将所述脉冲发送到对应的目的地。
2.根据权利要求1所述的神经形态芯片的模拟器，其特征在于，其中，在将所述脉冲发送到对应的目的地时，所述模拟神经元将自身的状态重置为复位状态。
3.根据权利要求1所述的神经形态芯片的模拟器，其特征在于，还包括：
调节模块，所述调节模块用于修改所述神经形态芯片的细节以进行所述神经形态芯片硬件设计空间的探索。
4.根据权利要求3所述的神经形态芯片的模拟器，其特征在于，所述调节模块用于修改所述神经形态芯片的配置，以得到不同的神经网络模型。
5.根据权利要求3所述的神经形态芯片的模拟器，其特征在于，所述调节模块还用于修改所述神经形态芯片的规模，以描述不同的单芯片大小。
6.根据权利要求3所述的神经形态芯片的模拟器，其特征在于，所述调节模块还用于修改所述神经形态芯片的工艺，以描述不同的制作过程及采用的存储类型。
7.根据权利要求3所述的神经形态芯片的模拟器，其特征在于，所述调节模块还用于修改所述模拟神经元的类型和/突触类型，以描述不同的计算模式。
8.根据权利要求3所述的神经形态芯片的模拟器，其特征在于，所述调节模块还用于修改所述模拟神经元的连接数设置和突触权重位宽，以描述不同的硬件约束条件。
9.根据权利要求1所述的神经形态芯片的模拟器，其特征在于，还包括：
信息收集模块，所述信息收集模块用于收集所述神经形态新品运行特定应用时的运行信息，并根据所述运行信息估计不同参数和实现细节下神经形态芯片对应的硬件信息。
10.根据权利要求9所述的神经形态芯片的模拟器，其特征在于，所述神经形态芯片对应的硬件信息包括：所述神经形态芯片对应的硬件的性能和功耗。