技术总结
本发明提供了一种宽位累加器电路及其设计方法、可编程逻辑器件，该宽位累加器电路包括第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与第四输入端PI连接的第二支路、与第一输出端P0连接的第三支路，所述第一加法器将第一支路的输出结果与所述第二支路的输出结果进行运算，通过第三支路输出第一并行数据；第一支路、第二支路及第三支路由硬核配置形成。通过本发明的实施，直接通过硬核配置可直接实现的宽位累加器，不需要通过外部的寄存器和绕线，减少寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的累加器。
技术研发人员：蒲迪锋
受保护的技术使用者：深圳市紫光同创电子有限公司
文档号码：201611131486
技术研发日：2016.12.09
技术公布日：2017.05.24