本发明涉及pcie设计领域，具体涉及一种提升pcie眼图裕量的仿真方法。该仿真方法通过调整tx端设置(pre-cursor，cursor，post-cursor)设置，降低txvswing，从而降低链路串扰大小，以此来保证所设计的系统链路信号的完整性。该仿真方法避免了优化链路设计带来的空间浪费，避免了设计时间和成本的增加，简洁高效易实现。
背景技术：
：在服务器主板设计中，经常会出现pcie(peripheralcomponentinterconnectexpress一种高速串行计算机扩展总线标准)走线线长较短，串扰过大，阻抗不连续等情况。这种情况会导致信号因受串扰和反射的影响，信号的完整性降低。针对总线走线线长较短，串扰过大，阻抗不连续等情况，通常情况下设计人员会尽量优化设计，将走线空间增大来避免串扰，线长绕长来避免信号反射太严重，但如果增加走线空间和绕线空间，又会使得板子尺寸增加，而在实际情况下，一般并没有足够的空间或者时间来优化设计。因此这种情况不可避免地增加了设计所需的时间，加大了设计成本。针对上述问题，本申请发明了一种提升pcie眼图裕量的仿真方法，通过采用仿真方法，降低txvswing能量，来降低链路串扰大小，以保证链路设计信号完整性。技术实现要素：本发明采用通过调整tx(transmit发射端)端设置(pre-cursor，cursor，post-cursor)设置，降低txvswing，从而降低链路串扰大小，保证系统链路型号完整性。本申请发明的仿真方法的实现步骤如下：1)、确定pcie总线链路短(5inch以下)，串扰比较大，在正常txvswing下仿真结果并不能pass；2)、调整降低txvswing，从而降低链路串扰，找出满足仿真判定结果的最优参数设置值；3)、将该参数值反馈测试，进行测试验证。按以上步骤，即可消除链路信号完整性风险。具体地，本申请请求保护一种提升pcie眼图裕量的仿真方法，其特征在于该仿真方法具体包括：针对链路短且在正常仿真下不能通过测试的pcie总线，通过调整参数，找到满足仿真判定结果的最优参数设置值；将该参数值反馈测试，进行测试验证，直至通过测试。如上所述的提升pcie眼图裕量的仿真方法，其特征还在于，链路短是指5inch以下。如上所述的提升pcie眼图裕量的仿真方法，其特征还在于，该可调整的参数包括tx端设置(pre-cursor，cursor，post-cursor)设置。如上所述的提升pcie眼图裕量的仿真方法，其特征还在于，该可调整的参数包括调整txvswing。具体实施方式下面将结合具体实施例对本发明所述的仿真方法做进一步地详细描述：通过对主板上pcie总线走线较短，串扰较大的链路进行仿真分析，判定的标准为margin要大于9，只有大于9才能保证链路信号完整性。其中，tx端设置(pre-cursor，cursor，post-cursor)sum0x3f(63)，在该amplitude下，即使preset0-9遍历，眼图(眼图是指利用实验的方法估计和改善系统性能时观察到的一种图形)margin并不理想(high、low、right、left代表眼图margin)，测试结果以(0x0b，0x29，0x0b)为例，具体结果如表1所示。lanepre-cursorcursorpost-cursorhighlowrightleftrxctle00x0b0x290x0b12-120-13810x0b0x290x0b11-1114-14820x0b0x290x0b6-811-11830x0b0x290x0b12-1215-14840x0b0x290x0b12-1013-13850x0b0x290x0b12-1010-14860x0b0x290x0b10-62-14870x0b0x290x0b9-1014-38表1改进前(正常txvswing下的仿真结果)针对表1的结果进行调整。降低tx端设置(pre-cursor，cursor，post-cursor)sum0x33(51)，降低txvswing能量，从而降低串扰的影响，因此能够得到较好的仿真结果，具体结果如表2所示。由于根据不同的链路，可多试验几组参数设置值，找到最优的参数设置，将该参数保存提供测试使用，用来进行测试验证。表2改进后(降低txvswing下的仿真结果)按照以上操作流程即可实现对pcie信号质量的优化，避免pcie链路信号完整性风险。显而易见地，上述所示的仅仅是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据上述实施例获得其他的技术方案，都属于本发明保护的范围。本申请所述的仿真方法，在pcie链路走线短、串扰较大、反射严重的情况下，可通过调整tx端设置(pre-cursor，cursor，post-cursor)设置，降低txvswing，从而降低链路串扰大小，最终保证系统链路信号完整性。通过使用本申请发明的仿真方法避免了优化链路设计带来的空间浪费，避免设计时间和成本的增加，技术效果显著，在实践中应用广泛。当前第1页12