车辆识别系统、电子标签读写器及多速率解码匹配方法与流程

本发明涉及智能交通(intelligenttransportationsystem，its)领域，尤其涉及一种车辆识别系统、电子标签读写器及多速率解码匹配方法。

背景技术：

电子车牌即汽车电子标识，是一种将普通车牌与超高频无线射频识别技术(radiofrequencyidentification，简称rfid)相结合的电子身份证。汽车电子标识作为智能交通的基础，可以帮助交管部门实现对车辆的精细管理，将引导智能交通行业革命，带动综合交通管理系统升级。另外电子车牌也是车联网入口之一，通过电子车牌获得的交通大数据，公交电子站牌运营、实时交通路况信息服务、行人导航等交通大数据运营类业务将受益。

近年来，物联网rfid技术以其自动、精准、快速识别的特点，在日常生活中得到了越来越多的应用。而汽车电子标识技术是物联网rfid技术在智能交通领域的现实应用，通过提供车辆信息标识载体，自动、非接触、不停车地完成车辆的识别和监控，突破了原有交通信息采集技术的瓶颈，实现了车辆信息的精确化采集、动态采集、海量采集，改变了传统的道路交通管理模式，将为交通管理带来巨大变革。汽车电子标识系统通过在车辆前挡风玻璃内侧安装一张用于存储汽车身份数据的rfid车载电子标签，与在城市道路断面上布设的车载电子标签读写器进行通信，可以对rfid车载电子标签内的数据进行读写。但是，车载电子标签返回数据的数据频率(即反向链路速率(blf，backscatterlinkfrequency))并不同，而且，各速率之间差异和跨度较大，在车载电子标签读写器侧需要支持所有反向链路速率下的信号的解码，因此，多种速率的解码匹配成为了车载电子标签读写器的技术瓶颈。

技术实现要素：

本发明要解决的技术问题在于，针对现有技术的上述车载电子标签读写器无法支持所有反向链路速率下的信号的解码的缺陷，提供一种车辆识别系统、电子标签读写器及多速率解码匹配方法。

本发明解决其技术问题所采用的技术方案是：构造一种多速率解码匹配方法，在对车载电子标签的返回信号进行处理及ad采样得到ad采样信号之后，进行以下步骤：

对ad采样信号进行数字带通滤波处理，以获取带通滤波信号；

根据所述返回信号的反向链路速率，对所述带通滤波信号的速率进行转换，以使转换后的速率等于解码数据速率；

对速率转换后的信号进行低通滤波处理，以获取低通滤波信号，并将所述低通滤波信号送入解码器进行解码。

优选地，根据所述返回信号的反向链路速率，对所述带通滤波信号的速率进行转换的步骤包括：

使用farrow滤波器对所述带通滤波信号的速率进行转换，而且，farrow滤波器的速率转换倍数满足以下条件：

在f_decoder/blf≤2时，ratio＝f_decoder/blf；

在f_decoder/blf>2，且(f_decoder/blf)/(2＾m)≤2时，ratio＝(f_decoder/blf)/(2＾m)；

其中，ratio为farrow滤波器的速率转换倍数，f_decoder为解码数据速率；blf为反向链路速率；m为自然数；

判断所述解码数据速率与所述反向链路速率的比值是否大于2，若是，则执行下一步骤；

使用m级半带滤波器对farrow滤波器输出的数字信号进行2分频抽取处理。

优选地，在使用farrow滤波器对所述带通滤波信号的速率进行转换的步骤之前，还包括：

根据所述反向链路速率和所述解码数据速率，确定ram的最大读写地址，并将所述带通滤波信号依次写入ram中；

根据所述反向链路速率和所述解码数据速率，确定每次从ram中读数据的时间及地址，并将所读出的数据送入farrow滤波器。

优选地，确定每次从ram中读数据的地址的步骤包括：

根据以下公式确定读数据的地址：

dk＝floor(ratio＊(2＾l))*k/(ratio＊(2＾l))；

其中，dk为当前所读数据的地址；floor()为向下取整；l为转换速率定点位宽；k为当前所读数据的序号值，且初始值值为1。

优选地，确定每次从ram中读数据的时间的步骤包括：

根据ram的最大读写地址，确定ram的一次写满时间；

根据所述一次写满时间及所述转换速率定点位宽，确定ram中每个数据的读出时间，且使得在所述一次写满时间内能读出2＾l个数据。

优选地，所述farrow滤波器的阶数为四阶，且其四个乘法器的系数分别为：

w0＝factor*(ratio*k–floor(ratio*k))*(ratio*k–floor(ratio*k)-1)；

w1＝-w0-(ratio*k–floor(ratio*k))+1；

w2＝-w0+(ratio*k–floor(ratio*k))；

w3＝w0；

其中，w0、w1、w2、w3分别为四个乘法器的系数；factor为加权因子。

优选地，对ad采样信号进行数字带通滤波处理的步骤包括：

根据所述反向链路速率，确定通带截止频率；

根据所述带通截止频率，计算数字带通滤波器的系数，以构建数字带通滤波器；

使用所构建的数字带通滤波器对ad采样信号进行数字带通滤波处理。

本发明还构造一种车载电子标签读写器，包括：用于对车载电子标签的返回信号进行处理的处理模块，及用于对处理后的信号进行ad采样得到ad采样信号的采样模块，还包括：

数字带通滤波器，用于对ad采样信号进行数字带通滤波处理，以获取带通滤波信号；

速率转换模块，用于根据所述返回信号的反向链路速率，对所述带通滤波信号的速率进行转换，以使转换后的速率等于解码数据速率；

低通滤波器，用于对速率转换后的带通滤波信号进行低通滤波处理，以获取低通滤波信号，并将所述低通滤波信号送入解码器进行解码。

本发明还构造一种车载电子标签读写器，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器用于执行所述存储器中存储的计算机程序并实现以上所述的方法。

本发明还构造一种车辆识别系统，包括：多个装载在车辆上的车载电子标签；及设置在道路上的如上所述的车载电子标签读写器。

实施本发明的技术方案，在将接收到的来自车载电子标签的返回信号转换成数字信号之后，先对该数字信号进行数字带通滤波处理，再进行速率转换，接着进行低通滤波处理，最后送入解码器进行解码，从而使得解码器可按照固定的速率进行解码处理，不会影响解码的性能和速度，实现了以极少的资源完成多种速率的解码，同时可以提高读写器的抗干扰能力，提高电子车牌系统的稳定性和可靠性。

附图说明

为了更清楚地说明本发明实施例，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图中：

图1是本发明多速率解码匹配方法实施例一的流程图；

图2是图1中步骤s30实施例一的流程图；

图3本发明ram的读写控制及farrow滤波器的逻辑结构图；

图4是本发明车载电子标签读写器实施例一的逻辑结构图；

图5是本发明车载电子标签读写器实施例二的逻辑结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明多速率解码匹配方法实施例一的流程图，该实施例的多速率解码匹配方法应用在车载电子标签读写器中，且具体包括以下步骤：

步骤s10.对车载电子标签的返回信号进行处理及ad采样得到ad采样信号。

在该步骤中，车载电子标签读写器在接收到车载电子标签所返回的上行信号后，先经过噪声抵消、解调及中频滤波、放大等处理，然后再送入模拟数字转换器(adc)进行采样，从而获取ad采样信号。

步骤s20.对ad采样信号进行数字带通滤波处理，以获取带通滤波信号。

在该步骤中，将模拟数字转换器所输出的ad采样信号送入数字带通滤波器，以滤除带外噪声。另外，可根据不同的反向链路速率设计数字带通滤波器的通带截止频率。

步骤s30.根据所述返回信号的反向链路速率，对所述带通滤波信号的速率进行转换，以使转换后的速率等于解码数据速率。

步骤s40.对速率转换后的信号进行低通滤波处理，以获取低通滤波信号，并将所述低通滤波信号送入解码器进行解码。

在该步骤中，由于步骤s30在进行速率转换时，信号的抽取和插值会带来非线性的变化，因此在完成速率转换后需经过低通滤波器进行平滑补偿处理，然后再送入解码器进行解码，这样，可以提高后续的解码性能，有助于系统灵敏度的提升。另外，还需说明的是，由于经过速率转换后的信号频率固定，因此低通滤波器采样相同的滤波器系数即可。

实施该实施例的技术方案，在将接收到的来自车载电子标签的返回信号转换成数字信号之后，先对该数字信号进行数字带通滤波处理，再进行速率转换，接着进行低通滤波处理，最后送入解码器进行解码，从而使得解码器可按照固定的速率进行解码处理，不会影响解码的性能和速度，实现了以极少的资源完成多种速率的解码，同时可以提高读写器的抗干扰能力，提高电子车牌系统的稳定性和可靠性。

在一个优选实施例中，步骤s20包括以下步骤：

步骤s21.根据所述反向链路速率，确定通带截止频率；

步骤s22.根据所述带通截止频率，计算数字带通滤波器的系数，以构建数字带通滤波器；

步骤s23.使用所构建的数字带通滤波器对ad采样信号进行数字带通滤波处理。

在该实施例中，根据返回信号的反向链路速率确定所对应的通带截止频率，再根据通带截止频率确定该数字带通滤波器的系数。对于不同反向链路速率的返回信号，数字带通滤波器采用不同的系数，这样可提高接收灵敏度。在一个具体例子中，数字带通滤波器的阶数采取70阶，通过同一套乘法器和加法器可实现对应的滤波特性。

在一个优选实施例中，车载电子标签读写器的数字信号处理部分基于fpga平台实现，即，步骤s20至步骤s40可在fpga中进行，依托fpga的高速并行处理能力，可以快速地完成读写器高性能解码功能。

图2是图1中步骤s30实施例一的流程图，在该实施例中，步骤s30具体包括以下步骤：

步骤s31.使用farrow滤波器对所述带通滤波信号的速率进行转换，而且，farrow滤波器的速率转换倍数满足以下条件：

在f_decoder/blf≤2时，ratio＝f_decoder/blf；

在f_decoder/blf>2，且(f_decoder/blf)/(2＾m)≤2时，ratio＝(f_decoder/blf)/(2＾m)；

其中，ratio为farrow滤波器的速率转换倍数，f_decoder为解码数据速率；blf为反向链路速率；m为自然数。

步骤s32.判断所述解码数据速率与所述反向链路速率的比值是否大于2，若是，则执行步骤s33；若否，则执行步骤s40；

步骤s33.使用m级半带滤波器对farrow滤波器输出的数字信号进行2分频抽取处理。

关于该实施例，首先说明的是，模数转换器(adc)的采样速率是一个系统指标，根据读写器处理的信号频率选择合适的adc器件。解码算法每个符号处理采样点数n是由后续的解码算法决定的。而解码数据速率为采样速率与每个符号处理采样点数n的比值。另外，由于不同返回信号的反向链路速率之间相互差异较大，转换后的数据速率不一定与转换前的所有信号的速率是整数倍的关系，因此需要进行小数倍数的转换，即，使用farrow滤波器进行速率转换。为了使得速率转换后的信号没有特性损失，不影响解码性能，所以，当数据速率转换倍数大于2时，先通过farrow滤波器进行小数倍数的转换，使得farrow滤波器输出的信号的速率与解码器处理的数据速率之间的倍数关系是2的整数幂，然后再将farrow滤波器输出的信号送入半带滤波器进行2分频的抽取处理，直到得到最终的数据频率。而当数据速率转换倍数小于等于2时，只需送入farrow滤波器进行小数倍数的转换即可，而不需再送入半带滤波器。在一个具体例子中，首先，通过模数转换器的采样速率f_sample和解码算法每一个符号所处理的采样点数n来确定转换后的解码数据速率f_decoder。若数据速率转换倍数f_decoder/blf≤2，则farrow滤波器的速率转换倍数ratio＝f_decoder/blf，该blf下的接收数据只需经过farrow滤波器，不需要经过半带滤波器；若数据速率转换倍数f_deocder/blf>2，且，(f_decoder/blf)/(2＾m)≤2，则ratio＝(f_decoder/blf)/(2＾m)，该blf下的接收数据先经过farrow滤波器，再经过m级半带滤波器，完成数字信号的速率转换。

进一步地，由于速率转换前后的数据总量不同，所以，可先将数字带通滤波器输出的信号存储在读写地址可控制的ram中，然后通过控制ram的读写地址，从ram中读出合适的数据，再送入farrow滤波器进行抽取或插值的处理。具体地，在步骤s20和步骤s30之间，还包括以下步骤：

步骤s50.根据所述反向链路速率和所述解码数据速率，确定ram的最大读写地址，并将所述带通滤波信号依次写入ram中；

步骤s60.根据所述反向链路速率和所述解码数据速率，确定每次从ram中读数据的时间及地址，并将所读出的数据送入farrow滤波器。

在步骤s60中，进一步地，确定每次从ram中读数据的地址的步骤包括：

步骤s61.根据以下公式确定读数据的地址：

dk＝floor(ratio＊(2＾l))*k/(ratio＊(2＾l))；

其中，dk为当前所读数据的地址；floor()为向下取整；l为转换速率定点位宽；k为当前所读数据的序号值，且初始值为1。

在步骤s60中，进一步地，确定每次从ram中读数据的时间的步骤包括：

步骤s62.根据ram的最大读写地址，确定ram的一次写满时间；

步骤s63.根据所述一次写满时间及所述转换速率定点位宽，确定ram中每个数据的读出时间，且使得在所述一次写满时间内能读出2＾l个数据。

下面说明ram的读写地址控制逻辑：

首先确定fpga处理主频f_main和转换速率定点位宽l，主频f_main一般选择为采样速率f_sample的整数倍，例如，2、4、8倍于f_sample比较合适。定点位宽l越大，精度越高，需要的fpga资源也越多，l一般选择为8或10。ram的存储深度则为2＾(l+1)，ram的读写地址范围为0～floor(ratio＊(2＾l))-1。当反向链路速率不同时，只需选择不同的读写地址，即可实现不同的速率转换。

数字带通滤波器输出的数字信号存入ram中，所有的接收数据依次写入，对应的写地址从1遍历到floor(ratio＊(2＾l))，然后依次循环，每写入floor(ratio＊(2＾l))个数据则读出2＾l个数据，读地址为：floor(ratio＊(2＾l))*k/(ratio＊(2＾l)))，k的初始值值为1，每读取一个数据，k加1，当k等于2＾l时，再回到1重新循环。

因为写进ram的数据总量与读出ram的数据总量不同，当blf确定后，ram的写入速度是固定的，为了防止出现ram的读空或覆盖现象，需要控制ram的读出速度，满足每写入floor(ratio＊(2＾l))的时间内刚好读出2＾l个数据，则ram不会出现读空或覆盖的现象。

以fpga主频为采样频率的8倍为例，每8个时钟周期ram会写入一个数据，当转换倍数大于1时，因为读出的数据总量小于写入的数据量，则每读出一个数据的时钟周期则要大于8；当转换倍数小于1时，因为读出的数据总量大于写入的数据量，则每读出一个数据的时钟周期小于8。

目前国标需要支持的反向链路速率包括64khz、137khz、174khz、320khz、128khz、274khz、349khz、640khz，以adc采样率为6msps，解码算法每个符号处理16个数据为例，转换后的解码数据速率f_decoder为375khz。选择转换速率定点位宽l为8，则farrow滤波器的速率转换倍数、半带滤波器级数及ram最大读写地址如下表所示：

选择转换速率定点位宽l为8时，则ram的存储深度为512。每种不同的blf下，ram的写地址分别从1遍历到上表所示的ram最大读写地址，ram的读地址则通过计算得到，以blf为640khz为例，其他条件与上述一致，此时farrow滤波器转换倍数为0.5859375，滤波器需要用从ram中读出的数据进行插值处理，此时ram的最大读写地址为150，每8个时钟周期ram写入一个数据，每写入150个数据则需读出256个数据，即在1200(150*8)个时钟周期内读出256(2＾8)个数据，平均每4个或5个时钟周期读出一个数据，则可以使得整个ram的写入和读出流畅，不会出现地址读空或覆盖的现象。再例如，每8个时钟周期写入一个数据，以blf为64k为例，在转换时需要每写入375个数的同时读出256个数据，即3000(375*8)个时钟周期读出256(2＾8)个数据，相当于每11.71875个时钟周期读出一个数据，因为读出的时钟周期一定要是整数，因此可以在3000个时钟周期内，先每11个时钟周期读出一个数，再每12个时钟周期读出一个数，保证每3000个时钟周期刚好读出256个数，就可以使得输入输出的流量是匹配的，每一个反向链路速率会对应不同的读使能机制，在电路中会同时实现多种机制，然后通过反向链路速率来选择不同的机制实现。

结合图3所示的ram的输入输出控制及farrow滤波器的逻辑结构图，以adc采样率为6msps、解码算法每个符号处理16个数据、fpga主频48mhz、转换速率定点位宽l为8为例，数字带通滤波器的输出数据直接写入ram中，ram的写地址由blf选择在1～375、1～350、1～300、1～275、1～150间循环，读使能通过blf选择控制读出的数据频率(即，控制读出数据的时间和周期)，读地址则通过blf选择由375、350、300、275或150累加，用累加的值除256保留整数部分则为该次读取的读地址。

另外，关于farrow滤波器，还需说明的是，所选择的阶数越大，性能越好，复杂度也越高。结合图3，farrow滤波器的阶数为4，将从ram中读出的数据与之前三次读出的数据用于farrow滤波器进行抽取或插值的处理，只需要三个实数乘法器(实质为四个乘法器，因第四乘法器与第一乘法器的系数相同，故可省略一个)和一个加法器即可完成，而滤波器的四个乘法器的系数由blf选择不同的转换速率进行计算，而每次从ram中读出一个数据，四个系数也会对应变化，四个系数的计算方法如下：

w0＝factor*(ratio*k–floor(ratio*k))*(ratio*k–floor(ratio*k)-1)

w1＝-w0-(ratio*k–floor(ratio*k))+1

w2＝-w0+(ratio*k–floor(ratio*k))

w3＝w0

其中，w0、w1、w2、w3分别为四个乘法器的系数。factor为加权因子，与滤波器的阶数有关，一般取固定值，例如取9/32。

每从ram中取出一个数，则k加1，因为fpga中均采用定点计算，以blf为640khz、adc采样率为6msps，解码算法每个符号处理16个数据、fpga主频48mhz、转换速率定点位宽l为8为例，则上述四个乘法器系数的计算可与前面ram的读地址计算一致，通过blf选择由375、350、300、275或150累加，用累加的值除256保留小数部分，小数部分再除256即可得到(ratio*k–floor(ratio*k))，从而可计算出四个系数。

结合图3，该farrow滤波器由数字电路实现一个卷积，即将四个系数与四个输入信号分别相乘后累加，因为第一个系数和第四个系数相同，所以可以将第一个输入信号与第四个输入信号相加后再乘以系数，所以只需要三个乘法器，一个加法器即可实现输入信号相乘后的累加。

关于半带滤波器，还需说明的是，由farrow滤波器计算后的数据，根据速率转换倍数决定是否需要再经过半带滤波器进行抽取处理，若不需要，则直接送入低通滤波器；若需要，则通过半带滤波器后再送入低通滤波器。另外，半带滤波器的级数由blf和解码器处理数据频率之间的转换倍数决定，若经过farrow滤波器之后的数据频率等于解码器处理数据频率，则不需要经过半带滤波器，若经过farrow滤波器之后的数据频率与解码器处理数据频率之间的倍数是2的m次幂，则还需要经过m级半带滤波器。半带滤波器对farrow滤波器输出的数据进行抽取，每两个输出数据中抽取一个进行计算，半带滤波器的阶数为4，系数固定，通过4个实数乘法器和1个加法器即可完成运算。

图4是本发明车载电子标签读写器实施例一的逻辑结构图，该实施例的车载电子标签读写器包括：处理模块11、采样模块12、数字带通滤波器13、速率转换模块14和低通滤波器15。其中，处理模块11用于对车载电子标签的返回信号进行处理；采样模块12用于对处理后的信号进行ad采样得到ad采样信号；数字带通滤波器13用于对ad采样信号进行数字带通滤波处理，以获取带通滤波信号；速率转换模块14用于根据所述返回信号的反向链路速率，对所述带通滤波信号的速率进行转换，以使转换后的速率等于解码数据速率；低通滤波器15用于对速率转换后的带通滤波信号进行低通滤波处理，以获取低通滤波信号，并将所述低通滤波信号送入解码器进行解码。其中，数字带通滤波器13、速率转换模块14和低通滤波器15可在fpga中构建。

优选地，速率转换模块14包括farrow滤波器、判断模块和半带滤波器，其中，farrow滤波器对所述带通滤波信号的速率进行转换，而且，farrow滤波器的速率转换倍数满足以下条件：

在f_decoder/blf≤2时，ratio＝f_decoder/blf；

在f_decoder/blf>2，且(f_decoder/blf)/(2＾m)≤2时，ratio＝(f_decoder/blf)/(2＾m)；

判断模块用于判断所述解码数据速率与所述反向链路速率的比值是否大于2。半带滤波器用于对farrow滤波器输出的数字信号进行m级2分频抽取处理。

进一步地，速率转换模块14还包括ram，而且，根据返回信号的反向链路速率和解码数据速率，确定ram的最大读写地址，并将带通滤波信号依次写入ram中。根据反向链路速率和解码数据速率，确定每次从ram中读数据的时间及地址，并将所读出的数据送入farrow滤波器。

图5是本发明车载电子标签读写器实施例二的逻辑结构图，该实施例的车载电子标签读写器包括处理器10和存储器20，其中，存储器20存储有计算机程序，处理器10用于执行存储器20中存储的计算机程序并实现以上实施例的方法。

本发明还构造一种车辆识别系统，该车辆识别系统包括设置在道路上的车载电子标签读写器及多个装载在车辆上的车载电子标签，其中，车载电子标签读写器的逻辑结构图可参照前文所述，在此不做赘述。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何纂改、等同替换、改进等，均应包含在本发明的权利要求范围之内。