实施例通常涉及显示技术，并且更具体地涉及分割显示器并且在感兴趣的区域中提供不同的刷新率。
背景技术：
：在许多家庭中大屏幕显示器通常为100英寸或更大。这样的设备可消耗相当数量的功率。附图说明通过阅读以下说明书和所附权利要求并且通过参考以下附图，实施例的各种优点对于本领域技术人员将变得显而易见，其中：图1是图示出了被配置为实施本文所描述的实施例的一个或多个方面的计算机系统的框图；图2A-图2D图示出了根据实施例的并行处理器组件；图3A-图3B是根据实施例的图形多处理器的框图；图4A-图4F图示出了其中多个GPU可通信地耦合到多个多核处理器的示例性架构；图5图示出了根据实施例的图形处理流水线；图6是可以针对注视跟踪是有用的那种电子处理系统的系统框图；图7A-图7C是更加详细地示出图6的子系统的框图；图8是根据一个实施例的已分割的大面板显示器的框图；图9是示出根据一个实施例的欣赏大面板显示器的观看者的图；图10是图示出在已分割的大面板显示器中提供多个刷新率的步骤的流程图；图11是根据实施例的具有局部化背光能力的显示器的示例的框图；图12A是根据实施例的数据处理设备的示例的框图；图12B是根据实施例的距离确定的示例的图示；图13是根据实施例的分层显示架构的示例的框图；图14是根据实施例的包括多个显示单元的显示架构的示例的框图；和图15是根据实施例的云辅助媒体递送架构的示例的框图；图16-图18是根据实施例的数据处理系统的概况的示例的框图；图19是根据实施例的图形处理引擎的示例的框图；图20-图22是根据实施例的执行单元的示例的框图；图23是根据实施例的图形流水线的示例的框图；图24A-图24B是根据实施例的图形流水线编程的示例的框图；图25是根据实施例的图形软件架构的示例的框图；图26是根据实施例的知识产权（IP）核心开发系统的示例的框图；和图27是根据实施例的芯片集成电路上的系统的示例的框图。具体实施方式在以下描述中，阐述了许多具体细节以提供对本发明更全面的理解。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节中的一个或多个的情况下实践本发明。在其他实例中，为了避免模糊本发明，没有描述熟知的特征。系统概述图1是图示出了被配置为实施本文所描述的实施例的一个或多个方面的计算系统100的框图。计算系统100包括具有经由互连路径进行通信的一个或多个处理器102和系统存储器104的处理子系统101，该互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组组件内的单独组件，或者可以被集成在一个或多个处理器102内。存储器中枢105经由通信链路106来与I/O子系统111耦合。I/O子系统111包括I/O中枢107，其可以能够使计算系统100接收来自一个或多个输入设备108的输入。另外，I/O中枢107可以使得可以被包括在一个或多个处理器102中的显示控制器向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地、内部或嵌入式显示设备。在一个实施例中，处理子系统101包括经由总线或其他通信链路113而耦合到存储器中枢105的一个或多个并行处理器112。通信链路113可以是任何数量的基于标准的通信链路技术或协议之一，诸如但不限于PCIExpress，或者可以是厂商特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成计算集中的并行或向量处理系统，其包括大量处理核心和/或处理集群，诸如许多集成核心（MIC）处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，其可以将像素输出到经由I/O中枢107耦合的一个或多个显示设备110A中的一个。一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以实现至一个或多个显示设备110B的直接连接。在I/O子系统111内，系统储存单元114可以连接到I/O中枢107以提供用于计算系统100的储存机制。I/O开关116可以用来提供接口机制以实现I/O中枢107与诸如网络适配器118和/或无线网络适配器119之类的可以被集成到平台中的其他组件以及可以经由一个或多个插入式设备120而被添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一个有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线无线电的其他网络设备中的一个或多个。计算系统100可以包括未明确示出的其他组件，包括USB或其他端口连接、光储存驱动器、视频捕获设备等等，也可以被连接到I/O中枢107。对图1中的各种组件进行互连的通信路径可以使用诸如基于PCI（外围组件互连）的协议（例如PCI-Express）或任何其他总线或点对点通信接口和/或（一个或多个）协议（诸如NV-Link高速互连或本领域中已知的互连协议）之类的任何合适的协议来实现。在一个实施例中，一个或多个并行处理器112并入了针对图形和视频处理而优化的电路，包括例如视频输出电路，并且构成图形处理单元（GPU）。在另一个实施例中，一个或多个并行处理器112并入了针对通用处理而优化的电路，同时保留底层计算架构，这在本文中被更详细地描述。在又另一个实施例中，计算系统100的组件可以与单个集成电路上的一个或多个其他系统元件集成。例如，可以将一个或多个并行处理器112、存储器中枢105、（一个或多个）处理器102和I/O中枢107集成到片上系统（SoC）集成电路中。可替代地，可以将计算系统100的组件集成到单个封装中以形成系统封装（SIP）配置。在一个实施例中，可以将计算系统100的组件的至少一部分集成到多芯片模块（MCM）中，其可以与其他多芯片模块互连成模块化计算系统。应该理解，本文所示出的计算系统100是说明性的，并且变化和修改是可能的。包括桥接器的数量和布置、（一个或多个）处理器102的数量以及（一个或多个）并行处理器112的数量的连接拓扑可以根据需要进行修改。例如，在一些实施例中，系统存储器104不是通过桥接器而是直接连接到（一个或多个）处理器102，而其他设备经由存储器中枢105和（一个或多个）处理器102来与系统存储器104通信。在其他替代拓扑中，（一个或多个）并行处理器112连接到I/O中枢107或直接连接到一个或多个处理器102中的一个，而不是连接到存储器中枢105。在其他实施例中，可以将I/O中枢107和存储器中枢105集成到单个芯片中。一些实施例可以包括经由多个插座附接的（一个或多个）处理器102的两个或更多集合，其可以与（一个或多个）并行处理器112的两个或更多实例耦合。本文所示出的一些特定组件是可选的，并且可能不包括在计算系统100的所有实现中。例如，可以支持任何数量的插入式卡或外围设备，或者可以消除一些组件。此外，一些架构可以针对与图1中所图示的组件类似的组件使用不同的术语。例如，存储器中枢105在一些架构中可以被称为北桥接器，而I/O中枢107可以被称为南桥接器。图2A图示出根据一个实施例的并行处理器200。并行处理器200的各种组件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）之类的一个或多个集成电路设备来实现。根据实施例，图示的并行处理器200是图1中所示的一个或多个并行处理器112的变体。在一个实施例中，并行处理器200包括并行处理单元202。并行处理单元包括I/O单元204，其能够与包括并行处理单元202的其他实例在内的其他设备进行通信。I/O单元204可以直接连接到其他设备。在一个实施例中，I/O单元204经由使用诸如存储器中枢105之类的中枢或开关接口来与其他设备连接。存储器中枢105和I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收被引导以执行处理操作的命令，并且存储器交叉开关216接收被引导以执行存储器操作的命令。当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将执行那些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，调度器210被配置为将命令或其他工作项目分发到处理集群阵列212。在一个实施例中，调度器210确保处理集群阵列212被正确配置并且在任务被分发到处理集群阵列212的处理集群之前处于有效状态。在一个实施例中，经由在微控制器上执行的固件逻辑来实现调度器210。微控制器实现的调度器210可配置为以粗粒度和细粒度执行复杂的调度和工作分发操作，实现在处理阵列212上执行的线程的快速抢占和上下文切换。在一个实施例中，主机软件可以证明用于经由多个图形处理门铃中的一个来在处理阵列212上进行调度的工作负载。然后，工作负载可以通过调度器微控制器内的调度器210逻辑在处理阵列212上自动分发。处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B、一直到集群214N）。处理集群阵列212的每个集群214A-214N可以执行大量的并发线程。调度器210可以使用各种调度和/或工作分发算法来将工作分配给处理集群阵列212的集群214A-214N，这些算法可以取决于针对每种类型的程序或计算产生的工作负载而变化。调度可以由调度器210动态地处置，或者可以在被配置为由处理集群阵列212执行的程序逻辑的编译期间部分地由编译器逻辑进行协助。在一个实施例中，处理集群阵列212的不同集群214A-214N可以被分配以用于处理不同类型的程序或者用于执行不同类型的计算。处理集群阵列212可以被配置为执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置为执行通用并行计算操作。例如，处理集群阵列212可以包括用以执行处理任务的逻辑，该处理任务包括视频和/或音频数据的过滤、执行包括物理操作的建模操作以及执行数据变换。在一个实施例中，处理集群阵列212被配置为执行并行图形处理操作。在其中并行处理器200被配置为执行图形处理操作的实施例中，处理集群阵列212可以包括用以支持执行这样的图形处理操作的附加逻辑，包括但不限于用以执行纹理操作的纹理采样逻辑，以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置为执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传送数据以供处理。在处理期间，传送的数据可以在处理期间被存储到片上存储器（例如，并行处理器存储器222），然后被写回到系统存储器。在一个实施例中，当并行处理单元202被用来执行图形处理时，调度器210可以被配置为将处理工作负载划分成大致相等大小的任务，以更好地使图形处理操作分发到处理集群阵列212的多个集群214A-214N。在一些实施例中，处理集群阵列212的各部分可以被配置为执行不同类型的处理。例如，第一部分可以被配置为执行顶点着色和拓扑生成，第二部分可以被配置为执行曲面细分和几何着色，并且第三部分可以被配置为执行像素着色或其他屏幕空间操作，以产生渲染图像以供显示。由集群214A-214N中的一个或多个所产生的中间数据可以被存储在缓冲器中以允许中间数据在集群214A-214N之间传输以用于进一步处理。在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，调度器210从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据，例如表面（补片）数据、基元数据、顶点数据和/或像素数据的索引以及定义如何处理数据（例如，将要执行什么程序）的状态参数和命令。调度器210可以被配置为获取与任务对应的索引，或者可以从前端208接收索引。前端208可以被配置为确保处理集群阵列212被配置为在由传入命令缓冲器（例如，批量-缓冲器、推动缓冲器等）所指定的工作负载被发起之前处于有效状态。并行处理单元202的一个或多个实例中的每一个可以与并行处理器存储器222耦合。可以经由存储器交叉开关216访问并行处理器存储器222，其可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如分区单元220A、分区单元220B、一直到分区单元220N），其每一个各自可以耦合到并行处理器存储器222的一部分（例如，存储器单元）。在一个实现中，分区单元220A-220N的数量被配置为等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可以不等于存储器设备的数量。在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或诸如同步图形随机存取存储器（SGRAM）的图形随机存取存储器，其包括图形双倍数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠存储器，包括但不限于高带宽存储器（HBM）。本领域的技术人员将意识到，存储器单元224A-224N的具体实现可以变化，并且可以从各种常规设计之一中进行选择。可以将诸如帧缓冲器或纹理映射之类的渲染目标存储在存储器单元224A-224N之上，允许分区单元220A-220N并行地写入每个渲染目标的各部分以有效地使用并行处理器存储器222的可用带宽。在一些实施例中，可以有利于与本地高速缓存存储器相结合地使用系统存储器的统一存储器设计来排除并行处理器存储器222的本地实例。在一个实施例中，处理集群阵列212的集群214A-214N中的任何一个可以处理将被写入并行处理器存储器222内的任何存储器单元224A-224N的数据。存储器交叉开关216可以被配置为将每个集群214A-214N的输出传送到任何分区单元220A-220N或另一个集群214A-214N，其可以对输出执行附加的处理操作。每个集群214A-214N可以通过存储器交叉开关216来与存储器接口218进行通信以读取或写入各种外部存储器设备。在一个实施例中，存储器交叉开关216具有到存储器接口218的连接以与I/O单元204通信，以及到并行处理器存储器222的本地实例的连接，使得不同处理集群214A-214N内的处理单元能够与不是并行处理单元202本地的系统存储器或其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A-214N与分区单元220A-220N之间的业务流。虽然在并行处理器200内图示出了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以互连多个插入式卡。即使不同实例具有不同数量的处理核心、不同数量的本地并行处理器存储器、和/或其他配置差异，并行处理单元202的不同实例也可以被配置为相互操作。举例来说并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的更高精度的浮点单元。可以以各种配置和形状因素来实现并入了并行处理单元202或并行处理器200的一个或多个实例的系统，包括但不限于台式计算机、膝上型计算机或手持个人计算机、服务器、工作站、游戏控制台、和/或嵌入式系统。图2B是根据一个实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N之一的实例。如所图示，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP226（光栅操作单元）。L2高速缓存221是读取/写入高速缓存，其被配置为执行从存储器交叉开关216和ROP226接收的加载和存储操作。读取未命中和紧急回写请求由L2高速缓存221输出到帧缓冲器接口225以供处理。更新也可以经由帧缓冲器接口225发送到帧缓冲器以供处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元之一进行对接，诸如图2的存储器单元224A-224N（例如，在并行处理器存储器222内）。在图形应用中，ROP226是执行诸如模板印刷、z测试、混合等的光栅操作的处理单元。ROP226随后输出存储在图形存储器中的已处理图形数据。在一些实施例中，ROP226包括压缩逻辑，用以压缩被写入存储器的深度或颜色数据，并解压缩从存储器读取的深度或颜色数据。压缩逻辑可以是使用多种压缩算法中的一种或多种的无损压缩逻辑。由ROP226执行的压缩的类型可以基于要被压缩的数据的统计特性而变化。例如，在一个实施例中，在每个图块（per-tile）的基础上对深度和颜色数据执行增量色彩压缩。在一些实施例中，ROP226被包括在每个处理集群（例如，图2的集群214A-214N）内而不是在分区单元220内。在这种实施例中，不是像素片段数据，而是对像素数据的读取和写入请求通过存储器交叉开关216被传输。已处理图形数据可以被显示在诸如图1的一个或多个显示设备110之一的显示设备上、被路由以供（一个或多个）处理器102进一步处理、或被路由以供图2A的并行处理器200内的处理实体之一进一步处理。图2C是根据一个实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A-214N之一的实例。处理集群214可以被配置为并行地执行多个线程，其中术语“线程”是指在特定输入数据集合上执行的特定程序的实例。在一些实施例中，单指令多数据（SIMD）指令发布技术被用来支持大量线程的并行执行而不提供多个独立的指令单元。在其他实施例中，使用被配置为向每一个处理集群内的一组处理引擎发出指令的公共指令单元，单指令多线程（SIMT）技术被用来支持大量通常同步的线程的并行执行。与其中所有处理引擎通常执行相同指令的SIMD执行制度不同，SIMT执行允许不同线程通过给定线程程序更容易地遵循叉开的执行路径。本领域的技术人员将会理解，SIMD处理制度表示SIMT处理制度的功能子集。可以经由将处理任务分发给SIMT并行处理器的流水线管理器232来控制处理集群214的操作。流水线管理器232接收来自图2的调度器210的指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用来将已处理数据分发到包括其他着色单元在内的多个可能目的地中的一个。流水线管理器232可以通过指定用于要经由数据交叉开关240分发的已处理数据的目的地来促进已处理数据的分发。处理集群214内的每个图形多处理器234可以包括相同的一组功能执行逻辑（例如算术逻辑单元、加载存储单元等）。可以以流水线的方式配置功能执行逻辑，在其中，在先前的指令完成之前可以发布新的指令。功能执行逻辑支持各种操作，包括整数和浮点算法、比较运算、布尔运算、位移和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。传输到处理集群214的指令构成线程。在所述组并行处理引擎上执行的一组线程是一个线程群组。一个线程群组对不同的输入数据执行相同的程序。可以将线程群组内的每个线程指派给图形多处理器234内的不同处理引擎。线程群组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程群组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个可能在处理该线程群组的循环期间是空闲的。线程群组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程群组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟循环上执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程群组。在一个实施例中，图形多处理器234包括内部高速缓存存储器以执行加载和存储操作。在一个实施例中，图形多处理器234可以放弃内部高速缓存并使用处理集群214内的高速缓存存储器（例如L1高速缓存308）。每个图形多处理器234还可以访问分区单元（例如，图2的分区单元220A-220N）内的L2高速缓存，其在所有处理集群214之间被共享并且可以用来在线程之间传送数据。图形多处理器234还可以访问芯片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。可以使用并行处理单元202外部的任何存储器作为全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以被存储在L1高速缓存308中的公共指令和数据。每个处理集群214可以包括被配置为将虚拟地址映射到物理地址的MMU245（存储器管理单元）。在其他实施例中，MMU245的一个或多个实例可以驻留在图2的存储器接口218内。MMU245包括用来将虚拟地址映射到图块（更多地谈论图块铺设）的物理地址和可选的高速缓存线索引的一组页面表项（PTE）。MMU245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器（TLB）或高速缓存。对物理地址进行处理以分发表面数据访问局部性以允许在分区单元之间的有效请求交错。高速缓存线索引可以用来确定对高速缓存线的请求是命中还是未命中。在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234耦合到纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据从内部纹理L1高速缓存（未示出）或者在一些实施例中从图形多处理器234内的L1高速缓存中读取，并且根据需要从L2高速缓存、本地并行处理器存储器或系统存储器中获取。每个图形多处理器234将已处理任务输出到数据交叉开关240，以将已处理任务提供给另一个处理集群214以供进一步处理或经由存储器交叉开关216将已处理任务存储在L2高速缓存、本地并行处理器存储器或系统存储器中。PreROP242（前光栅操作单元）被配置为从图形多处理器234接收数据、将数据引导到ROP单元，ROP单元可以如本文所描述的那样位于分区单元（例如，图2的分区单元220A-220N）内。preROP242单元可以针对颜色混合而执行优化、组织像素颜色数据并执行地址转换。应该理解，本文所描述的核心架构是说明性的，并且各种变化和修改是可能的。例如图形多处理器234、纹理单元236、PreROP242等等任何数量的处理单元可以被包括在处理集群214内。此外，虽然仅示出了一个处理集群214，但是如本文所述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以被配置为使用分离的和不同的处理单元、L1高速缓存等独立于其他处理集群214来操作。图2D示出了根据一个实施例的图形多处理器234。在这种实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器文件258、一个或多个通用图形处理单元（GPGPU）核心262以及一个或多个加载/存储单元266。GPGPU核心262和加载/存储单元266经由存储器和高速缓存互连268来与高速缓存存储器272和共享存储器270耦合。在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。指令被高速缓存在指令高速缓存252中，并被指令单元254分派以执行。指令单元254可以将指令分派为线程群组（例如，warp），其中线程群组的每个线程被指派给GPGPU核心262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任一个空间。地址映射单元256可以用来将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。寄存器文件258为图形多处理器324的功能单元提供一组寄存器。寄存器文件258为连接到图形多处理器324的功能单元（例如，GPGPU核心262、加载/存储单元266）的数据路径的操作数提供临时储存。在一个实施例中，在每个功能单元之间划分寄存器文件258，使得每个功能单元被分配寄存器文件258的专用部分。在一个实施例中，在由图形多处理器324执行的不同warp之间划分寄存器文件258。GPGPU核心262可以各自包括用来执行图形多处理器324的指令的浮点单元（FPU）和/或整数算术逻辑单元（ALU）。GPGPU核心262根据实施例可以在架构上是相似的或者可以在架构上是不同的。举例来说并且在一个实施例中，GPGPU核心262的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在一个实施例中，FPU可以实现用于浮点算法的IEEE754-2008标准或启用可变精度浮点算法。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元以执行诸如复制矩形或像素混合操作的特定功能。在一个实施例中，一个或多个GPGPU核心还可以包括固定的或特殊的功能逻辑。在一个实施例中，GPGPU核心262包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核心262可以物理地执行SIMD4、SIMD8和SIMD16指令，并在逻辑上执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行为单程序多数据（SPMD）或SIMT架构所编写和编译的程序时自动地生成。为SIMT执行模型所配置的程序的多个线程可以经由单个SIMD指令来执行。举例来说并且在一个实施例中，执行相同或相似操作的八个SIMT线程可以经由单个SIMD8逻辑单元来并行执行。存储器和高速缓存互连268是互连网络，其将图形多处理器324的每个功能单元连接到寄存器文件258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是交叉开关互连，其允许加载/存储单元266在共享存储器270和寄存器文件258之间实现加载和存储操作。寄存器文件258可以以与GPGPU核心262相同的频率操作，因此GPGPU核心262和寄存器文件258之间的数据传送是非常低等待时间。共享存储器270可以用来实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以便高速缓存在功能单元和纹理单元236之间传递的纹理数据。共享存储器270也可以被用作程序管理高速缓存。除了存储在高速缓存存储器272内的自动高速缓存的数据之外，在GPGPU核心262上执行的线程还可以在共享存储器内可编程地存储数据。图3A-图3B图示出了根据实施例的附加图形多处理器。所图示出的图形多处理器325、350是图2C的图形多处理器234的变体。所图示出的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器（SM）。图3A示出了根据另外一个实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器文件334A-334B和（一个或多个）纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核心336A-336B、GPGPU核心337A-337B、GPGPU核心338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342以及共享存储器346。各种组件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关交换机以实现图形多处理器325的各种组件之间的通信。在一个实施例中，互连结构327是单独的高速网络结构层，在其上堆叠图形多处理器325的每个组件。图形多处理器325的组件经由互连结构327来与远程组件通信。例如，GPGPU核心336A-336B、337A-337B和3378A-338B均可以经由互连结构327来与共享存储器346通信。互连结构327可以仲裁图形多处理器325内的通信以确保组件之间的公平带宽分配。图3B示出了根据另外一个实施例的图形多处理器350。图形处理器包括多组执行资源356A-356D，其中每组执行资源包括多个指令单元、寄存器文件、GPGPU核心和加载存储单元，如图2D和图3A中所示。在对指令高速缓存354和共享存储器362进行共享的同时，执行资源356A-356D可以结合用于纹理操作的（一个或多个）纹理单元360A-360D一起工作。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362、以及纹理和/或数据高速缓存存储器358A-358B的多个实例。各种组件可以经由与图3A的互连结构327类似的互连结构352进行通信。本领域的技术人员将会理解，图1、图2A-图2D和图3A-图3B中描述的架构是描述性的，并且不对本实施例的范围进行限制。因此，本文所描述的技术可以在任何适当配置的处理单元上实现，包括但不限于一个或多个移动应用处理器、包括多核心CPU的一个或多个台式或服务器中央处理单元（CPU）、诸如图2的并行处理单元202之类的一个或多个并行处理单元以及一个或多个图形处理器或专用处理单元而不偏离本文描述的实施例的范围。在一些实施例中，如本文所描述的并行处理器或GPGPU可通信地耦合到主机/处理器核心以加速图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或其他互连（例如，诸如PCIe或NVLink之类的高速互连）而可通信地耦合到主机处理器/核心。在其他实施例中，GPU可以被集成在与核心相同的封装或芯片上，并通过内部处理器总线/互连（即，在封装或芯片内部）而可通信地耦合到核心。不管GPU以何种方式连接，处理器核心都可以以包含在工作描述符中的命令/指令序列的形式将工作分配给GPU。GPU然后使用专用电路/逻辑用于有效地处理这些命令/指令。用于GPU与主机处理器互连的技术图4A图示出了其中多个GPU410-413通过高速链路440-443（例如，总线、点对点互连等）而可通信地耦合到多个多核心处理器405-406的示例性架构。在一个实施例中，取决于实现，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe4.0或5.0和NVLink2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。另外，在一个实施例中，两个或更多GPU410-413通过高速链路444-445互连，高速链路444-445可以使用与用于高速链路440-443的协议/链路相同或不同的协议/链路来实现。类似地，多核心处理器405-406中的两个或更多可以通过高速链路433来连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器（SMP）总线。可替代地，图4A中所示的各种系统组件之间的所有通信可以使用相同的协议/链路（例如，通过公共互连结构）来完成。然而，如所提及的那样，本发明的基本原理不限于任何特定类型的互连技术。在一个实施例中，每个多核心处理器405-406分别经由存储器互连430-431而可通信地耦合到处理器存储器401-402，并且每个GPU410-413分别通过GPU存储器互连450-453而可通信地耦合到GPU存储器420-423。存储器互连430-431和450-453可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器401-402和GPU存储器420-423可以是诸如动态随机存取存储器（DRAM）（包括堆叠的DRAM）、图形DDRSDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM）之类的易失性存储器和/或可以是诸如3DXPoint或Nano-Ram之类的非易失性存储器。在一个实施例中，存储器的一部分可以是易失性存储器，并且另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）分层结构）。如下所述，虽然各种处理器405-406和GPU410-413可以分别物理地耦合到特定存储器401-402、420-423，但是可以实现统一的存储器架构，在其中相同的虚拟系统地址空间（也被称为“有效地址”空间）被分布在所有的各种物理存储器中。例如，处理器存储器401-402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420-423可以各自包括32GB的系统存储器地址空间（在该示例中导致总共256GB的可寻址存储器）。图4B图示出了根据一个实施例的用于多核心处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440而耦合到处理器407的线卡上的一个或多个GPU芯片。可替代地，可以将图形加速模块446集成在与处理器407相同的封装或芯片上。所图示的处理器407包括多个核心460A-460D，每个核心具有转换后备缓冲器461A-461D和一个或多个高速缓存462A-462D。核心可以包括用于执行指令和处理数据的各种其他组件，其未被图示出以避免模糊本发明的基本原理（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等）。高速缓存462A-462D可以包括1（L1）级和2（L2）级高速缓存。另外，一个或多个共享高速缓存426可以被包括在高速缓存分层结构中并且被多组核心460A-460D共享。例如，处理器407的一个实施例包括24个核心，每个核心具有其自己的L1高速缓存、12个共享L2高速缓存以及12个共享L3高速缓存。在该实施例中，L2和L3高速缓存中的一个被两个相邻核心共享。处理器407和图形加速器集成模块446与系统存储器441连接，系统存储器441可以包括处理器存储器401-402在一致性总线464上经由核心间通信来针对存储在各种高速缓存462A-462D、456和系统存储器441中的数据和指令保持一致性。例如，每个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，用以响应于检测到对特定高速缓存线的读取或写入而通过一致性总线464进行通信。在一个实现中，高速缓存侦听协议在一致性总线464上实现以侦听高速缓存访问。高速缓存侦听/一致性技术是本领域技术人员所熟知的，并且为了避免模糊本发明的基本原理，这里不再详细描述。在一个实施例中，代理电路425将图形加速模块446可通信地耦合到一致性总线464，允许图形加速模块446作为核心的对等体来参与高速缓存一致性协议。特别地，接口435通过高速链路440（例如，PCIe总线、NVLink等）向代理电路425提供连接性，并且接口437将图形加速模块446连接到链路440。在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可以各自包括独立的图形处理单元（GPU）。可替代地，图形处理引擎431、432、N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和blit引擎。换句话说，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU或者是图形处理引擎431-432、N可以是集成在公共封装、线卡或芯片上的个体GPU。在一个实施例中，加速器集成电路436包括用于执行诸如虚拟到物理存储器转换（也被称为有效到实际存储器转换）之类的各种存储器管理功能的存储器管理单元（MMU）439和用于访问系统存储器441的存储器访问协议。MMU439还可以包括用于对虚拟/有效到物理/实际地址转换进行高速缓存的转换后备缓冲器（TLB）（未示出）。在一个实现中，高速缓存438存储用于由图形处理引擎431-432、N高效访问的命令和数据。在一个实施例中，存储在高速缓存438和图形存储器433-434、N中的数据与核心高速缓存462A-462D、456和系统存储器411保持一致。如所提及的那样，这可以经由代表高速缓存438和存储器433-434、N参与高速缓存一致性机制的代理电路425来完成（例如，将涉及处理器高速缓存462A-462D、456上的高速缓存线的修改/访问的更新发送到高速缓存438以及从高速缓存438接收更新）。一组寄存器445存储针对由图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，在第一线程被保存并且第二线程被存储的情况下，使得第二线程可以由图形处理引擎执行）。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指明区域（例如，由上下文指针标识）。它继而可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备接收的中断。在一个实现中，来自图形处理引擎431的虚拟/有效地址由MMU439转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间被共享。在一个实施例中，呈现了虚拟化图形执行环境，其中图形处理引擎431-432、N的资源与多个应用或虚拟机（VM）共享。可以基于与VM和/或应用相关联的处理要求和优先级而将资源细分为被分配给不同VM和/或应用的“分片”。因此，加速器集成电路充当用于图形加速模块446的系统的桥接器并且提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。因为图形处理引擎431-432、N的硬件资源被明确地映射到由主机处理器407看到的实际地址空间，所以任何主机处理器都可以使用有效地址值直接寻址这些资源。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们作为独立单元显现给系统。如所提及的那样，在所图示的实施例中，一个或多个图形存储器433-434、M分别耦合到图形处理引擎431-432、N中的每一个。图形存储器433-434、M存储由图形处理引擎431-432、N中的每一个处理的指令和数据。图形存储器433-434、M可以是诸如DRAM（包括堆叠的DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM之类的易失性存储器和/或可以是诸如3DXPoint或Nano-Ram之类的非易失性存储器。在一个实施例中，为了减少链路440上的数据业务，使用偏置技术来确保存储在图形存储器433-434、M中的数据是将被图形处理引擎431-432、N最频繁使用的数据并且优选地不被核心460A-460D使用（至少不被频繁使用）。类似地，偏置机制试图将核心（并且优选地不是图形处理引擎431-432、N）所需要的数据保持在核心的高速缓存462A-462D、456和系统存储器411内。图4C图示出了其中将加速器集成电路436集成在处理器407内的另一个实施例。在该实施例中，图形处理引擎431-432、N通过高速链路440经由接口437与接口435（其也可以利用任何形式的总线或接口协议）来与加速器集成电路436直接通信。加速器集成电路436可以执行与关于图4B所描述的操作相同的操作，但是假设其靠近一致性总线462和高速缓存462A-462D、426，可能潜在地处于较高的吞吐量。一个实施例支持包括专用进程编程模型（无图形加速模块虚拟化）和共享编程模型（具有虚拟化）的不同编程模型。后者可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。在专用进程模型的一个实施例中，图形处理引擎431-432、N专用于单个操作系统下的单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431-432、N，从而在VM/分区内提供虚拟化。在专用进程编程模型中，图形处理引擎431-432、N可由多个VM/应用分区共享。共享模型需要系统管理程序将图形处理引擎431-432、N虚拟化以允许每个操作系统访问。对于没有管理程序的单个分区系统，图形处理引擎431-432、N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431-432、N虚拟化以提供对每个进程或应用的访问。对于共享编程模型，图形加速模块446或个体图形处理引擎431-432、N使用进程句柄来选择进程元素。在一个实施例中，进程元素被存储在系统存储器411中，并且可使用本文描述的有效地址到实际地址转换技术来寻址。进程句柄可以是当向图形处理引擎431-432、N注册其上下文（即，调用系统软件以将进程元素添加到进程元素链表）时提供给主机进程的实现特定值。进程句柄的较低16位可以是进程元素链表内的进程元素的偏移量。图4D图示出了示例性加速器集成分片490。如本文所使用的，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，响应于来自处理器407上执行的应用480的GPU调遣481，存储进程元素483。进程元素483包含针对对应应用480的进程状态。进程元素483中包含的工作描述符（WD）484可以是被应用请求的单个作业或者可以包含指向作业队列的指针。在后一种情况下，WD484是指向应用地址空间482中的作业请求队列的指针。图形加速模块446和/或个体图形处理引擎431-432、N可以被系统中的进程的全部或子集共享。本发明的实施例包括用于建立进程状态并将WD484发送到图形加速模块446以在虚拟环境中开始作业的基础设施。在一个实现中，专用进程编程模型是实现特定的。在该模型中，单个进程拥有图形加速模块446或个体图形处理引擎431。由于图形加速模块446由单个进程拥有，所以在图形加速模块446被指派时的时刻，管理程序针对所拥有的分区对加速器集成电路436初始化并且操作系统针对所拥有的进程对加速器集成电路436初始化。在操作中，加速器集成分片490中的WD获取单元491获取下一个WD484，其包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。来自WD484的数据可以被存储在寄存器445中，并且如图示由MMU439、中断管理电路447和/或上下文管理电路446使用。例如，MMU439的一个实施例包括用于访问OS虚拟地址空间485内的分段/页面表格486的分段/页面行走电路。中断管理电路447可以处理从图形加速模块446接收的中断事件492。当执行图形操作时，由图形处理引擎431-432、N生成的有效地址493由MMU439转换为实际地址。在一个实施例中，为每个图形处理引擎431-432、N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统对其初始化。这些复制的寄存器中的每一个可以被包括在加速器集成分片490中。可以被管理程序初始化的示例性寄存器在表1中示出。表1-管理程序初始化的寄存器1分片控制寄存器2实际地址（RA）调度进程区域指针3权限掩蔽覆盖寄存器4中断向量表项偏移量5中断向量表项限制6状态寄存器7逻辑分区ID8实际地址（RA）管理程序加速器利用率记录指针9储存描述寄存器表2中示出了可以由操作系统初始化的示例性寄存器。表2-操作系统初始化的寄存器1进程和线程标识2有效地址（EA）上下文保存/恢复指针3虚拟地址（VA）加速器利用率记录指针4虚拟地址（VA）储存分段表指针5权限掩蔽6工作描述符在一个实施例中，每个WD484对于特定图形加速模块446和/或图形处理引擎431-432、N而言是特定的。它包含图形处理引擎431-432、N完成其工作所需要的所有信息或者它可以是指向应用已经建立了要完成的工作的命令队列的存储器位置的指针。图4E图示出了针对共享模型的一个实施例的附加细节。该实施例包括其中存储了进程元素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496访问，管理程序496将用于操作系统495的图形加速模块引擎进行虚拟化。共享编程模型允许来自系统中的全部分区或分区子集的全部进程或进程子集使用图形加速模块446。存在两个编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形导向共享。在该模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为了图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可以遵循以下要求：1）应用的作业请求必须是自主的（即，不需要在作业之间保持状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）应用的作业请求由图形加速模块446保证在指定的时间量内完成，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3）当在导向共享编程模型中操作时，图形加速模块446必须保证在进程之间的公平性。在一个实施例中，对于共享模型，需要应用480用图形加速模块446类型、工作描述符（WD）、权限掩蔽寄存器（AMR）值和上下文保存/恢复区域指针（CSRP）进行操作系统495系统调用。图形加速模块446类型描述了针对该系统调用的目标加速功能。图形加速模块446类型可以是系统特定的值。WD特别针对图形加速模块446进行格式化，并且可以采用如下形式：图形加速模块446命令、指向用户定义结构的有效地址指针、指向命令队列的有效地址指针或者用来描述待由图形加速模块446完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户权限掩蔽覆盖寄存器（UAMOR），则操作系统可以在管理程序调用中通过AMR之前将当前UAMOR值应用于AMR值。在将AMR放入进程元素483中之前，管理程序496可以可选地应用当前权限掩蔽覆盖寄存器（AMOR）值。在一个实施例中，CSRP是用于图形加速模块446的包含应用地址空间482中的区域的有效地址的寄存器445之一，以保存和恢复上下文状态。如果不需要在作业之间保存状态或者当作业被抢占时，则此指针是可选的。上下文保存/恢复区域可能是固定的系统存储器。在接收到系统调用时，操作系统495可以验证应用480已经注册并且已被授权使用图形加速模块446。操作系统495然后用表3中所示的信息调用管理程序496。表3-OS到管理程序调用参数1工作描述符（WD）2权限掩蔽寄存器（AMR）值（可能被掩蔽）。3有效地址（EA）上下文保存/恢复区域指针（CSRP）4进程ID（PID）和可选的线程ID（TID）5虚拟地址（VA）加速器利用率记录指针（AURP）6储存分段表指针（SSTP）的虚拟地址7逻辑中断服务号码（LISN）在接收管理程序调用时，管理程序496验证操作系统495已经注册并且已被授权使用图形加速模块446。管理程序496然后将进程元素483放入用于对应的图形加速模块446类型的进程元素链表。进程元素可以包括表4中所示的信息。表4-进程元素信息1工作描述符（WD）2权限掩蔽寄存器（AMR）值（可能被掩蔽）。3有效地址（EA）上下文保存/恢复区域指针（CSRP）4进程ID（PID）和可选线程ID（TID）5虚拟地址（VA）加速器利用率记录指针（AURP）6储存分段表指针（SSTP）的虚拟地址7逻辑中断服务号码（LISN）8从管理程序调用参数中导出的中断向量表。9状态寄存器（SR）值10逻辑分区ID（LPID）11实际地址（RA）管理程序加速器利用率记录指针12储存描述符寄存器（SDR）在一个实施例中，管理程序初始化多个加速器集成分片490寄存器445。如图4F中所图示，本发明的一个实施例采用可经由用于访问物理处理器存储器401-402和GPU存储器420-423的公共虚拟存储器地址空间寻址的统一存储器。在该实现中，在GPU410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，反之亦然，从而简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420等等。整个虚拟/有效存储器空间（有时被称为有效地址空间）由此分发在每个处理器存储器401-402和GPU存储器420-423上，允许任何处理器或GPU访问任何物理存储器——具有映射到那个存储器的虚拟地址。在一个实施例中，一个或多个MMU439A-439E内的偏置/一致性管理电路494A-494E确保主机处理器（例如405）的高速缓存与GPU410-413之间的高速缓存一致性，并且实现偏置技术，其指示其中应该存储某些类型的数据的物理存储器。虽然在图4F中图示了偏置/一致性管理电路494A-494E的多个实例，但是偏置/一致性电路可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。一个实施例允许将GPU附接的存储器420-423映射为系统存储器的一部分，并使用共享虚拟存储器（SVM）技术对其进行访问，但不会遭受与全系统高速缓存一致性相关联的典型性能缺陷。在没有繁重的高速缓存一致性开销的情况下GPU附接的存储器420-423作为系统存储器而被访问的能力为GPU卸载（offload）提供了有益的操作环境。这种布置允许在没有传统I/ODMA数据副本的开销的情况下主机处理器405软件设立操作数并访问计算结果。这些传统副本涉及驱动器调用、中断和存储器映射I/O（MMIO）访问，这些相对于简单存储器访问来说都是低效的。同时，在没有高速缓存一致性开销的情况下访问GPU附接的存储器420-423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低被GPU410-413看见的有效写入带宽。操作数设立的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性中扮演着角色。在一个实现中，GPU偏置和主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，其可以是每个GPU附接的存储器页面包括1或2个比特的页面粒度结构（即，以存储器页面的粒度来控制）。偏置表可以在一个或多个GPU附接的存储器420-423的被偷盗存储器范围内实现——在GPU410-413中具有或不具有偏置高速缓存的情况下（例如，以便对频繁/最近使用的偏置表项进行高速缓存）。可替代地，可以将整个偏置表保持在GPU内。在一个实现中，在实际访问GPU存储器之前访问与对GPU附接的存储器420-423的每次访问相关联的偏置表项，从而导致以下操作。首先，来自GPU410-413的在GPU偏置中查找其页面的本地请求被直接转发给对应的GPU存储器420-423。来自GPU的在主机偏置中查找其页面的本地请求被转发给处理器405（例如，如上面所讨论的那样通过高速链路）。在一个实施例中，来自处理器405的在主机处理器偏置中查找所请求页面的请求像正常的存储器读取一样完成请求。可替代地，被引导到GPU偏置页面的请求可以被转发给GPU410-413。如果GPU当前没在使用该页面，那么GPU可以然后将该页面转移给主机处理器偏置。页面的偏置状态可以通过基于软件的机制、硬件辅助的基于软件的机制或者——对于有限的一组情况——纯粹的基于硬件的机制来改变。用于改变偏置状态的一种机制采用API调用（例如OpenCL），其继而调用GPU的设备驱动器，该设备驱动器继而将消息发送（或对命令描述符进行排队）到GPU以引导其改变偏置状态，并且对于某些转移，在主机中执行高速缓存转储清除（flush）操作。高速缓存转储清除操作对于从主机处理器405偏置到GPU偏置的转移是必需的，但是对于相反的转移则是不需要的。在一个实施例中，通过对主机处理器405不可高速缓存的GPU偏置的页面进行临时渲染来保持高速缓存一致性。为了访问这些页面，处理器405可以请求来自GPU410的访问，GPU410取决于实现而可以立即授权访问或者可以不立即授权访问。因此，为了减少处理器405与GPU410之间的通信，有利的是确保GPU偏置页面是GPU所需但不是主机处理器405所需的页面，反之亦然。图形处理流水线图5图示出了根据一个实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现图示的图形处理流水线500。图形处理器可以被包括在本文所描述的并行处理子系统内，诸如图2的并行处理器200，在一个实施例中，其是图1的（一个或多个）并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可以被配置为执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524的一个或多个功能。数据组装器502、基元组装器506、514、518、曲面细分单元510、光栅化器522和光栅操作单元526的功能也可以由处理集群（例如，图3的处理集群214）和对应的分区单元（例如，图2的分区单元220A-220N）内的其他处理引擎来执行。图形处理流水线500也可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑来执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问片上存储器（例如，如图2中的并行处理器存储器222），存储器接口528可以是图2的存储器接口218的实例。在一个实施例中，数据组装器502是收集针对表面和基元的顶点数据的处理单元。然后，数据组装器502将包括顶点属性的顶点数据输出到顶点处理单元504。顶点处理单元504是可编程执行单元，其执行顶点着色器程序、照明和变换由顶点着色器程序所指定的顶点数据。顶点处理单元504读取存储在高速缓存、本地或系统存储器中用于在处理顶点数据中使用的数据，并且可以被编程来将顶点数据从基于对象的坐标表示变换到世界空间坐标空间或归一化设备坐标空间。基元组装器506的第一实例接收来自顶点处理单元504的顶点属性。基元组装器506根据需要读取存储的顶点属性并构建图形基元以供曲面细分控制处理单元508处理。图形基元包括三角形、线段、点、补片等，如各种图形处理应用编程接口（API）所支持的那样。曲面细分控制处理单元508将输入顶点视为用于几何补片的控制点。控制点从来自补片的输入表示（例如，补片的基础）变换为适于在由曲面细分评估处理单元512进行的表面评估中使用的表示。曲面细分控制处理单元508还可以计算用于几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关联的视点相关细节级别。曲面细分单元510被配置为接收用于补片的边缘的曲面细分因子并且将补片曲面细分成被传输到曲面细分评估处理单元512的多个几何基元，诸如线、三角形或四边形基元。曲面细分评估处理单元512对细分的补片的参数化坐标进行操作以生成针对与几何基元相关联的每个顶点的表面表示和顶点属性。基元组装器514的第二实例接收来自细分评估处理单元512的顶点属性，根据需要读取存储的顶点属性，并且构建用于由几何处理单元516处理的图形基元。几何处理单元516是可编程执行单元，其执行几何着色器程序以变换从基元组装器514接收的由几何着色器程序指定的图形基元。在一个实施例中，几何处理单元516被编程来将图形基元细分为一个或多个新的图形基元并且计算用于将新的图形基元光栅化的参数。在一些实施例中，几何处理单元516可以添加或删除几何流中的元素。几何处理单元516将指定新图形基元的参数和顶点输出到基元组装器518。基元组装器518接收来自几何处理单元516的参数和顶点，并构建用于由视口缩放、剔除和剪裁单元520处理的图形基元。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以用于在处理几何数据中使用。视口缩放、剔除和剪裁单元520执行剪裁、剔除和视口缩放，并将已处理图形基元输出到光栅化器522。光栅化器522可以执行深度剔除和其他基于深度的优化。光栅化器522还对新图形基元执行扫描转变以生成片段并将这些片段和相关联的覆盖数据输出到片段/像素处理单元524。片段/像素处理单元524是可编程执行单元，其被配置为执行片段着色器程序或像素着色器程序。片段/像素处理单元524变换从光栅化器522接收的片段或像素，如片段或像素着色器程序所指定的那样。例如，片段/像素处理单元524可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作以产生被输出到光栅操作单元526的已着色的片段或像素。片段/像素处理单元524可以读取存储在并行处理器存储器或系统存储器中的数据以用于在处理片段数据时使用。片段或像素着色器程序可以被配置为取决于为处理单元所配置的采样速率以采样、像素、图块或其他粒度进行着色。光栅操作单元526是执行包括但不限于模板印刷、z测试、混合等光栅操作的处理单元，并且将像素数据作为已处理图形数据进行输出以存储在图形存储器中（例如，如图2中的并行处理器存储器222和/或如图1中的系统存储器104，以被显示在一个或多个显示设备110上或者用于由一个或多个处理器102或（一个或多个）并行处理器112之一进行进一步处理。在一些实施例中，光栅操作单元526被配置为压缩写入到存储器的z或颜色数据并解压缩从存储器读取的z或颜色数据。刷新区域现在转到图6，电子处理系统600的实施例可以包括应用处理器601、可通信地耦合到应用处理器601的永久储存介质602以及可通信地耦合到应用处理器601的图形子系统603。系统600还可以包括可通信地耦合到图形子系统603以提供感测信息的感测引擎604、可通信地耦合到感测引擎604和图形子系统603以提供聚焦信息的聚焦引擎605、可通信地耦合到感测引擎604、聚焦引擎605和图形子系统603以提供运动信息的动作引擎606、以及可通信地耦合到运动引擎606、聚焦引擎605和感测引擎604中的一个或多个以识别在环境中的两个或更多用户之间的共享图形组件并与环境中的两个或更多用户对共享图形组件进行共享的协作引擎607。上述应用处理器601、永久储存介质602、图形子系统603、感测引擎604、聚焦引擎605、运动引擎606、协作引擎607和其他系统组件中的每一个的实施例可以用硬件、软件、或其任何适当的组合来实现。例如，硬件实现可以包括可配置逻辑诸如例如可编程逻辑阵列（PLA）、FPGA、复杂可编程逻辑器件（CPLD），或者使用电路技术的固定功能逻辑硬件诸如例如ASIC、互补金属氧化物半导体（CMOS）或晶体管-晶体管逻辑（TTL）技术或其任何组合。可替代地或附加地，这些组件可以在一个或多个模块中被实现为存储在诸如随机存取存储器（RAM）、只读存储器（ROM）、可编程ROM（PROM）、固件、闪存等的机器可读或计算机可读储存介质中，以由处理器或计算设备执行。例如，用于执行组件操作的计算机程序代码可以以一种或多种操作系统适用/适当的编程语言的任意组合来编写，包括诸如PYTHON、PERL、JAVA、SMALLTALK、C++、C＃等的面向对象的编程语言以及诸如“C”编程语言或类似编程语言的常规过程编程语言。例如，系统600可以包括与系统100类似的组件和/或特征，其进一步配置有本文所述的协作引擎。另外或可替代地，图形子系统603可以包括与并行处理系统200类似的组件和/或特征，其进一步配置有如本文所述的协作引擎。系统600还可以适用于与立体声头戴式系统一起工作。感测引擎示例现在转到图7A，感测引擎612可以从传感器、内容、服务和/或其他源中获得信息以提供感测信息。感测信息可以包括例如图像信息、音频信息、运动信息、深度信息、温度信息、生物测定信息、GPU信息等。在高级别处，一些实施例可以使用感测信息来减少工作负载或增强用户的图形系统的性能。例如，感测引擎可以包括传感器中枢，其可通信地耦合到二维（2D）相机、三维（3D）相机、深度相机、陀螺仪、加速度计、惯性测量单元（IMU）、位置服务、麦克风、接近传感器、温度计、生物测定传感器等和/或向聚焦和/或运动引擎提供信息的多个源的组合。传感器中枢可以分布在多个设备上。来自传感器中枢的信息可以包括来自用户的设备的输入数据（例如，触摸数据）或与其结合。例如，（一个或多个）用户的设备可以包括一个或多个2D、3D和/或深度相机。（一个或多个）用户的设备还可以包括陀螺仪、加速度计、IMU、位置服务、温度计、生物测定传感器等。例如，用户可以携带智能手机（例如在用户的口袋中）和/或可以佩戴可穿戴设备（例如、诸如智能手表、活动监视器和/或健身追踪器）。（一个或多个）用户的设备还可以包括可以被利用来检测用户是否在说话、在讲电话、与附近的另一个人讲话等的麦克风。传感器中枢可以包括能够捕获与用户的动作或活动有关的信息的用户的各种设备中的一些或全部（例如，包括可以捕获键盘/鼠标/触摸活动的用户设备的I/O接口）。传感器中枢可以直接从用户的设备的捕获设备（例如有线或无线地）获得信息，或者传感器中枢可以从服务器或服务集成来自设备的信息（例如，可以将信息从健身跟踪器上传到传感器中枢可以下载的云服务）。聚焦引擎示例现在转到7B，聚焦引擎614可以从感测引擎和/或运动引擎和其他源中获得信息以提供聚焦信息。聚焦信息可以包括例如焦点、聚焦区域、眼睛位置、眼睛运动、瞳孔大小、瞳孔扩张、焦深（DOF）、内容焦点、内容聚焦对象、内容聚焦区域等。聚焦信息还可以包括在先聚焦信息、已确定的未来聚焦信息和/或预测的聚焦信息（例如，预测的焦点、预测的聚焦区域、预测的眼睛位置、预测的眼睛运动、预测的瞳孔大小、预测的瞳孔扩张、预测的DOF、已确定的未来内容焦点、已确定的未来内容聚焦对象、已确定的未来内容聚焦区域、预测的内容焦点、预测的内容聚焦对象、预测的内容聚焦区域等）。在高级别处，一些实施例可以使用聚焦信息来基于如下几点来减少工作负载或增强用户的图形系统的性能：1）假定用户正在看的地方，2）确定用户正在看的地方，3）应用想要用户看的地方，和/或4）预测用户未来要看的地方。在用户正在看的聚焦区域中，一些聚焦提示可能更强。如果用户正在直视前方，他们可以看见锐聚焦中的事物。当场景或对象朝向外围时，用户可能注意到运动，但没有锐聚焦中的细节。例如，如果图形系统存在有限的感测信息或处理能力（例如，附接的头戴式显示器（HMD）或主机不能提供或使用该信息），则聚焦信息可以是静态的和/或基于假设（例如，假定用户正在用固定的眼睛位置、DOF等观看屏幕的中心）。聚焦信息还可以基于诸如运动信息（例如来自虚拟现实（VR）头戴式耳机）、运动预测信息、内容信息（例如场景中的运动）等因子而动态地改变。更优选地，更好的用户体验可以被提供有包括眼睛跟踪（例如，有时也被称为注视跟踪）的丰富传感器组以识别聚焦区域并提供聚焦信息。例如，一些实施例可以包括眼睛跟踪器或从跟踪用户眼睛的眼睛跟踪器中获得眼睛信息。眼睛信息可以包括眼睛位置、眼睛运动、瞳孔大小/扩张、焦深等。眼睛跟踪器可以捕获包括瞳孔在内的用户眼睛的图像。可以基于眼睛位置和瞳孔扩张来确定、推断和/或估计用户的焦点和/或DOF。用户可以通过校准过程，这可以帮助眼睛跟踪器提供更精确的聚焦和/或DOF信息。例如，当用户穿戴VR头戴式耳机时，相机可以捕获瞳孔的图像，并且系统可以确定用户正在看的地方（例如，聚焦区域、深度和/或方向）。相机可以捕获瞳孔扩张信息，并且系统可以基于该信息推断用户的聚焦区域在哪里。例如，人眼有一定的DOF，这样如果该人正在关注附近的某个事物，则距离较远的事物可能是模糊的。聚焦信息可以包括聚焦距离X处的焦点和增量（X）的DOF信息，因此聚焦区域可以对应于被定位在用户的焦点周围的X+/-增量[X]。DOF的大小可以随距离X而变化（例如，不同焦距处的不同增量）。例如，用户的DOF可以被校准并且可以在每个方向（例如，x、y和z）上变化，使得函数增量[X]可能不一定是球形的。在一些实施例中，聚焦信息可以包括基于内容的聚焦信息。例如，在3D、VR和/或增强现实（AR）环境中，可以从应用提供深度和/或距离信息（例如，用户处于虚拟环境中的地方、对象所处的地方、和/或对象离用户多远等）。基于内容的聚焦信息还可以包括应用想要用户关注的地方的内容中的点、对象或区域，诸如应用想要用户关注的更有趣的事情发生。因为应用可以知道针对内容的运动信息和/或在下一帧或场景中的哪些对象/区域可能是用户更感兴趣（例如，从屏幕边缘将要进入场景的对象），所以应用还可以能够提供未来的内容聚焦信息。运动引擎示例现在转到图7C，运动引擎616可以从感测引擎和/或聚焦引擎和其他源中获得信息以提供运动信息。运动信息可以包括例如头部位置、头部速度、头部加速度、头部运动方向、眼睛速度、眼睛加速度、眼睛运动方向、对象位置、对象速度、对象加速度、对象运动方向等。运动信息还可以包括在先运动信息、已确定的未来运动信息和/或预测的运动信息（例如预测的头部速度、预测的头部加速度、预测的头部位置、预测的头部运动方向、预测的眼睛速度、预测的眼睛加速度、预测的眼睛运动方向、已确定的未来内容位置、已确定的未来内容对象速度、已确定的未来内容对象加速度、预测的对象位置、预测的对象速度、预测的对象加速度等）。在高级别处，一些实施例可以基于如下几点来使用运动信息来减少工作负载或增强用户图形系统的性能：1）用户移动他们的头部，2）用户移动他们的眼睛，3）用户移动他们的身体，4）应用希望用户转动他们的头部、眼睛和/或身体到的地方，和/或4）预测用户未来将转动他们的头部、眼睛和/或身体到的地方。可以很容易从感测的信息中确定一些运动信息。例如，可以从加速度计确定头部位置、速度、加速度、运动方向等。可以通过随时间跟踪眼睛位置信息来确定眼睛运动信息（例如，如果眼睛跟踪器仅提供眼睛位置信息）。一些运动信息可以是基于内容的。例如，在游戏或空中3D内容中，应用可以知道对象正在移动得多快以及移动到的地方。应用可以（例如，通过API调用）将该信息提供给运动引擎。针对下一帧/场景的未来的基于内容的对象运动信息也可以被馈送到运动引擎中以用于做出决策。可以通过对内容进行图像处理或机器视觉处理来确定一些基于内容的运动信息。例如，机器视觉系统的一些实施例可以分析和/或执行由相机捕获的图像上的特征/对象识别。例如，机器视觉和/或图像处理可以识别和/或辨识场景中的对象（例如，边缘属于椅子的前部）。机器视觉系统还可以被配置为执行面部识别、注视跟踪、面部表情识别和/或包括身体级别的手势、手臂/腿部级别的手势、手部级别的手势和/或手指级别的手势在内的手势识别。机器视觉系统可以被配置为对用户的动作进行分类。在一些实施例中，一个适当配置的机器视觉系统可以能够确定用户是否在计算机前、敲击键盘、使用鼠标、使用触控板、使用触摸屏、使用HMD、使用VR系统、坐着、站立、和/或以其他方式采取一些其他行动或活动。例如，运动引擎可以获得与场景中的真实对象有关的相机数据，并且可以使用该信息来识别真实对象的运动和取向。运动引擎可以从图形处理器获得等待时间信息。运动引擎然后可以预测该真实对象的下一帧取向。等待时间量可以基于渲染场景的时间、场景中的虚拟对象的数量以及场景的复杂度等中的一个或多个。例如，感测引擎可以包括一个或多个相机以捕捉真实的场景。例如，一个或多个相机可以包括一个或多个2D相机、3D相机、深度相机、高速相机或其他图像捕获设备。真实场景可以包括在场景中移动的对象。可以将相机耦合到图像处理器以处理来自相机的数据从而识别场景中的对象（例如，包括移动的对象）并且识别对象的运动（例如，包括取向信息）。运动引擎可以基于跟踪对象的运动来确定预测的运动信息，并且基于测量的或估计的等待时间（例如，从捕获时间到渲染时间）来预测对象的未来位置。根据一些实施例，可以用光流和其他真实运动估计技术来增强各种运动跟踪和/或运动预测技术，以确定真实对象的下一个位置。例如，一些实施例可以使用扩展的公共过滤和/或透视处理（例如，来自自主驾驶应用）来预测对象的运动。现在转到图8，示出了包括一个系统的本发明的一个实施例，该系统尤其可以在大型显示器800中节省功率时有用。该显示器可以是大屏幕电视机，可能是在许多家庭中找到的尺寸范围一直达到100英寸或更大的那种显示器。显示器可以是平坦的，或也可以是稍后的弯曲屏幕模型之一。可以将视频流形式的内容802馈送到帧缓冲器存储器804。该内容802可以包括任意数量的源，诸如具有机顶盒（STB）的缆线或卫星、相机馈送、3D游戏引擎、计算机显示监视器输出等。将要在显示器800上显示的每一帧加载到帧存储器804中的表面上并且发送给显示引擎806，显示引擎806可以可通信地耦合到诸如CPU和/或GPU808的处理器。图8中所示的系统还可以包括传感器单元810，传感器单元810可以包括相机812和诸如运动传感器、麦克风等的其他传感器814。传感器单元810还可以与用户穿戴的可穿戴设备通信。传感器单元的可能实施例的细节可以通过往回参考图6-图7C中所讨论的各种感测、运动和聚焦引擎来搜集。根据实施例，可以将显示器800分割成多个较小的可寻址分段。在该示例中，将显示器800分割成多个相邻的六边形分段816。尽管示出了六边形，但分段816可以是能够涵盖显示器800——优选地在不重叠的情况下——的任何便利的形状，诸如三角形、正方形或其他多边形形状。而且，由于可以有更多更小的分段816或更少更大的分段816，因此这些分段可能未按比例绘制。为了说明的目的而示出这些分段816；用户或观看者实际上不会看到这些分段816的轮廓。通过该设立，传感器单元810可以向CPU/GPU808提供观看者注视和运动数据818以告知当前注视或预测观看者的未来注视。以这种方式，显示引擎806可以能够仅向观看者正在注视的分段提供更高质量视频，从而驱动显示链路820断电并且减少整个面板显示器800的功率使用。在一个实施例中，将用户注视分段信息馈送到GPU/CPU808中。CPU/GPU808使用该信息来以较低的着色率对用户的注视之外的分段进行着色。这降低了GPU/CPU808的功率和处理要求。现在转到图9，示出了根据本发明实施例的在大屏幕显示器800上观看节目的用户/观看者900。在可能的范围内，来自图8的相同附图标号已被重用以保持一致性。传感器单元810上的一个或多个相机812可以用来确定由虚线902所图示出的视图900的注视。在这里，观看者当前已将他们的注意力集中在跳台滑雪运动员904上。在这种情况下，显示引擎806（图8）可以增加六边形分段（在这种情况下是三个分段）906的刷新率，同时降低观看者900没有在看的显示器的所有其他部分上的刷新率。另外，关于改变观看者900的身体位置的进一步信息可以通过穿戴在观看者900头部上的可穿戴设备908来搜集，并且与传感器814进行通信在预测未来的注视区域中可能是有用的。另外，虽然图9示出为具有一个观看者，但是可以有多个观看者，并且传感器单元810可以能够感测多个注视区域，并且可以在那些六边形分段中提供更高的刷新、亮度、分辨率，恰好正如针对分段906所示出的那样。现在参考图10，示出了图示出本发明的一个实施例的流程图。在框1000处，系统可以跟踪观看者的注视。如前所讨论的，它可以通过一个或多个相机向与处理器通信的感测引擎提供数据以识别注视区域来做到这一点。在框1002中，系统识别在注视区域中的分割的显示器的分段。它可以是一个分段或多个相邻分段。在多个观看者的情况下，可以有多于一个的注视区域。在框1004中，注视区域906（图9）中的分段可以被增强或者具有比所有其他分段更高的质量。这可以通过显示引擎806增加对注视区域的刷新率或向注视区域906发送更高分辨率来完成。在框1006中，可以降低不在刷新区域906中的所有分段的刷新率，或者发送降低的分辨率。由于不经常刷新，显示功率下降，显示链路功率下降，因此提供了显著的功率节省。在框1008中，持续更新观看者的注视并且该进程再次开始1010。另外，用户的注视之外的分段可以具有较低的着色率。这降低了GPU/CPU808的功率和处理要求。显示技术现在转到图11，示出了性能增强的计算系统1100。在所图示的示例中，将处理器1110耦合到显示器1120。处理器1110通常可以生产图像以显示在显示器1120的LCD面板1150上。在一个示例中，处理器1110包括通信接口，诸如例如视频图形阵列（VGA）、显示端口（DP）接口、嵌入式显示端口（eDP）接口、高清晰度多媒体接口（HDMI）、数字视频接口（DVI）等。处理器1110可以是处理图形数据并且生成显示在LCD面板1150上的图像（例如，视频帧、静止图像）的图形处理器（例如图形处理单元/GPU）。此外，处理器1110可以包括生成像素数据的一个或多个图像处理流水线。图像处理流水线可以符合OPENGL架构或其他合适架构。另外，可以将处理器1110连接到主机处理器（例如，中央处理单元/CPU），其中主机处理器执行一个或多个设备驱动器，所述设备驱动器控制处理器1110和/或与处理器1110交互。所图示出的显示器1120包括定时控制器（TCON）1130，其可以各个地寻址LCD面板1150中的不同像素并且每个刷新循环都更新LCD面板1150中的每个个体像素。就此而言，LCD面板1150可以包括多个液晶元件，诸如例如液晶和集成滤色器。LCD面板1150的每个像素可以分别包括具有红色、绿色和蓝色滤色器的三重液晶元件。LCD面板1150可以将像素布置在经由行驱动器1152和列驱动器1154控制以更新由LCD面板1150显示的图像的二维（2D）阵列中。因此，TCON1130可以驱动行驱动器1152和列驱动器1154以寻址LCD面板1150的特定像素。TCON1130还可以调整被提供给像素中的液晶元件的电压以改变穿过三个液晶元件中的每一个的光的强度，并且因此改变在LCD面板1150的表面上显示的像素的颜色。背光1160可以包括布置在LCD面板1150的边缘处的多个发光元件，诸如例如发光二极管（LED）。因此，由LED生成的光可以由漫射器（未示出）分散通过LCD面板1150。在另一个示例中，由于每个LED将光分散通过位于LED前方的LCD面板1150的一个或多个对应像素，所以在一个配置中将LED布置在直接位于LCD面板1150后面的2D阵列中，有时这被称为直接背光照明。发光元件还可以包括沿着LCD面板1150的一个或多个边缘布置的紧凑型荧光灯（CFL）。为了消除多个边缘，可以改变边缘的组合以实现对区域的选择性照明，其中以较低的功率使用小于总集合的照明元件。发光元件还可以包括放置在LCD面板1150后面的一个或多个电致发光材料片材。在这种情况下，来自片材的表面的光可以将分散通过LCD面板1150的像素。另外，可以将片材划分成多个区域，诸如例如象限。在一个示例中，各个地控制每个区域以仅照亮LCD面板1150的一部分。也可以使用其他背光照明解决方案。所图示出的显示器1120还包括向背光1160的发光元件提供电压的背光控制器（BLC）1140。例如，BLC1140可以包括脉宽调制（PWM）驱动器（未示出）以生成激活背光1160的至少一部分发光元件的PWM信号。PWM信号的占空比和频率可以导致由发光元件生成的光变暗。例如，100％占空比可以对应于发光元件完全开启，并且0％占空比可以对应于发光元件完全关闭。因此，中间占空比（例如25％、50％）通常导致发光元件在与占空比的百分比成比例的循环周期的一部分中导通。循环周期可能足够快以致发光元件的闪烁对于人眼而言不明显。此外，对用户的效果可能是：背光1160发出的光的级别低于在背光1160被完全激活情况下的。BLC1140可以与TCON1130分离或并入TCON1130中。可替代地，可以使用发射显示系统，其中LCD面板1150将被发射显示面板（例如有机发光二极管/OLED）所替换，背光1160将被省略，并且行和列驱动器1152和1154可以分别被用来直接调制像素的颜色和亮度。基于距离的显示分辨率图12A示出了用户1218与包含显示单元1228的数据处理设备1200交互的场景。显示处理设备1200可以包括例如笔记本计算机、台式计算机、平板计算机、可转变平板电脑、移动互联网设备（MID）、个人数字助理（PDA）、可穿戴设备（例如头戴式显示器/HMD）、媒体播放器等或其任何组合。所图示的数据处理设备1200包括耦合到存储器1222的处理器1224（例如，嵌入式控制器、微控制器、主机处理器、图形处理器），存储器1222可以包括可通过处理器1224寻址的储存位置。如将更详细讨论的那样，距离传感器1210可以实现相对于显示单元1228的基于距离的显示分辨率。所图示的存储器1222包括要在显示单元1228上渲染的显示数据1226。在一个示例中，处理器1224在将显示数据1226呈现在显示单元1228上之前在显示数据1226上实施数据转变。后处理引擎1214可以在处理器1224上执行以接收显示数据1226和距离传感器1210的输出。后处理引擎1214可以修改显示数据1226以增强屏幕内容在显示单元1228上的可读性、降低数据处理设备1200等中的功耗或其任何组合。除了操作系统1212和应用1220之外，所图示的存储器1222还存储显示分辨率设置1216。显示分辨率设置1216可以指定沿着长度尺寸和宽度尺寸而要在显示单元1228上呈现的显示数据1226的像素数量。如果由应用1220生成的显示数据1226与显示单元1228的格式不兼容，则处理器1224可以对显示数据1226的缩放进行配置以匹配显示单元1228的格式。就此而言，显示分辨率设置1216可以与定义用于显示单元1228的其他设置的配置数据相关联和/或并入到配置数据中。此外，可以根据单位距离或面积（例如，每英寸像素/PPI）或其他合适的参数来定义显示分辨率设置1216。应用1220可以生成用户界面，其中用户1218可以与用户界面交互以从通过用户界面提供的一个或多个选项中选择显示分辨率设置1216，输入显示分辨率设置1216作为请求值，等等。因此，显示数据1226可以在显示单元1228上进行渲染之前被调整大小以适配为显示分辨率设置1216。距离传感器1210可以跟踪用户1218与显示单元1228之间的距离，其中可以通过与数据处理设备1200/显示单元1228相关联的物理按钮、通过由应用1220提供的用户界面和/或操作系统1220的加载等等来触发距离感测。例如，在数据处理设备1200的引导期间，操作系统1212可以实施自动进程以触发背景或前景中的距离感测。可以周期性地或连续地实施距离感测。图12B示出了距离感测场景的一个示例。在所图示的示例中，距离传感器1210使用收发器1208来在用户1218的方向上发射电磁束1202。因此，收发器1202可以被定位在数据处理设备1200的前向表面上（图12A）。电磁束1202可以冲击用户1218并且作为返回电磁束1204而从用户1218反射/散射。返回电磁束1204可以由例如处理器1224（图12A）和/或后处理引擎1214（图12A）分析以确定用户1218与显示单元1228（图12A）之间的距离1206。距离1206可以被用来调整显示分辨率设置1216。显示层现在转到图13，示出了显示系统1300，其中级联的显示层1361、1362和1363被用来实现显示配件1360中的空间/时间超分辨率。在所图示的示例中，处理器1310经由总线1320将原先的图形数据1334（例如，视频帧、静止图像）提供到系统1300。可以将级联的显示程序1331存储在存储器1330中，其中级联的显示程序1331可以是与显示配件1360相关联的显示驱动器的一部分。所图示的存储器1330还包括原始的图形数据1334和因子分解的图形数据1335。在一个示例中，级联的显示程序1331包括时间因子分解组件1332和空间因子分解组件1333。时间因子分解组件1332可以执行时间因子分解计算，并且空间因子分解组件可以执行空间因子分解计算。级联的显示程序1331可以基于用户配置和原始的图形数据1334来导出用于在每个显示层1361、1362和1363上呈现的因子分解的图形数据1335。可以将显示配件1360实现为用于例如头戴式显示器（HMD）应用中的LCD（液晶显示器）。更特别地，显示配件1360可以包括一堆LCD面板接口板、透镜附件等。可以以例如1280×800像素的原始分辨率和60Hz刷新率操作每个面板。可以使用其他原始分辨率、刷新率、显示面板技术和/或层配置。多个显示单元图14示出了包括一组显示单元1430（1430a-1430n）的图形显示系统1400，其通常可以用来输出包括内聚和结构化拓扑形式的协调内容的宽屏幕（例如，全景）呈现1440。在所图示的示例中，数据处理设备1418包括处理器1415，该处理器1415将逻辑功能1424应用于通过网络1420从该组显示单元1430接收到的硬件简档数据1402。将逻辑功能1424应用于硬件简档数据1402可以在硬件简档数据与硬件简档查找表1412中的一组设置不匹配时创建一组自动拓扑设置1406。所图示的一组自动拓扑设置1406通过网络1420从显示处理设备1418传输到显示单元1430。处理器1415可以在从显示驱动器1410接收到逻辑功能1424时进行并执行逻辑功能1424。就此而言，显示驱动器1410可以包括自动拓扑模块1408，其自动配置和构造显示单元1432的拓扑以创建呈现1440。在一个示例中，显示驱动器1410是一组指令，其在由处理器1415执行时使数据处理设备1418与显示单元1430、视频卡等通信，并实施自动拓扑生成操作。数据处理设备1418可以包括例如服务器、台式计算机、笔记本计算机、平板计算机、可转变平板电脑、MID、PDA、可穿戴设备、媒体播放器等等。因此，显示处理设备1418可以包括硬件控制模块1416、储存设备1414、随机存取存储器（RAM，未示出）、包括一个或多个视频控制器卡的控制器卡等等。在一个示例中，显示单元1430是彼此协调以产生呈现1440的平板显示器（例如液晶、有源矩阵、等离子等）、HMD、视频投影设备等。此外，可以基于存储在储存设备1414中的媒体文件来生成呈现1440，其中媒体文件可以包括例如电影、视频剪裁、动画、广告等或其任何组合。术语“拓扑”可以被认为是第一显示单元1430a、第二显示单元1430b、第三显示单元1430n等的数量、缩放、形状和/或其他配置参数。因此，显示单元1430的拓扑可以使呈现1440能够一致地被视觉呈现，使得呈现1440的各个部分与通过显示单元1430播放的媒体的原始维度和范围成比例并兼容。因此，拓扑可以构成不受在呈现1440中渲染的内容的形状或大小的连续变化所影响的空间关系和/或几何属性。在一个示例中，自动拓扑模块1408包括定时模块1426、控制模块1428、信号监视模块1432和信号显示模块1434。定时模块1426可以将该组显示单元1430中的特定显示单元指明为样本显示单元。在这种情况下，定时模块1426可以将剩余的显示单元1430指明为附加显示单元。在一个示例中，定时模块1426将形状因子自动设置为与硬件简档数据1402兼容，其中呈现1440由图形信号序列1422自动发起。在一个示例中，控制模块1428修改该组自动拓扑设置1406。另外，信号监视模块1432可以自动监视图形信号序列1422并触发储存设备1414将该组自动拓扑设置1406与硬件简档查找表1412相关联。此外，信号监视模块1432可以根据一组变化标准来自动检测该组显示单元1430中的变化，并自动生成与该组显示单元1430中的变化相对应的新的拓扑简档。因此，可以将新的拓扑简档应用于该组显示单元1430。如果图形信号序列1422不满足一组标准，则信号监视模块1432还可以触发信号显示模块1434以重新应用该组自动拓扑设置1406。如果硬件简档数据1402不支持图形信号序列1422的自动拓扑显示，则数据处理设备1418可以报告错误并将错误记录在错误日志1413中。云辅助的媒体递送现在转到图15，云游戏系统1500包括通过网络1510而耦合到服务器1520的客户端1540。客户端1540通常可以是在服务器1520上容纳、处理并渲染的图形（例如，游戏、虚拟现实/VR、增强现实/AR）内容的消费者。所图示的服务器1520可以是可缩放的，其具有向多个客户端同时提供图形内容的能力（例如，通过利用并行和分摊的处理和渲染资源）。在一个示例中，服务器1520的可缩放性受到网络1510容量的限制。因此，可能存在某个阈值数量的客户端，高于该数量则对所有客户端的服务降级。在一个示例中，服务器1520包括图形处理器（例如GPU）1530、主机处理器（例如，CPU）1524和网络接口卡（NIC）1522。NIC1522可以从客户端1540接收针对图形内容的请求。来自客户端1540的请求可以使图形内容经由在主机处理器1524上执行的应用而从存储器中被检索。主机处理器1524可以执行高级操作，诸如例如确定在给定场景中对象的位置、碰撞和运动。基于高级操作，主机处理器1524可以生成与场景数据相组合的并由图形处理器1530执行的渲染命令。渲染命令可以使图形处理器1530定义针对场景的场景几何形状、着色、照明、运动、纹理、相机参数等等，以供经由客户端1540进行呈现。更具体地，所图示的图形处理器1530包括图形渲染器1532，其根据由主机处理器1524所生成的渲染命令来执行渲染过程。图形渲染器1532的输出可以是被提供给帧捕获器1534的原生视频帧的流。所图示的帧捕获器1534被耦合到编码器1536，编码器1536可以对原生视频流进行压缩/格式化以通过网络1510传输。编码器1536可以使用各种各样的视频压缩算法，诸如例如来自国际电信联盟电信标准化部门（ITUT）的H.264标准、来自国际标准化组织/国际电工委员会（ISO/IEC）的MPEG4高级视频编码（AVC）标准等等。所图示的客户端1540可以是台式计算机、笔记本计算机、平板计算机、可转变平板电脑、可穿戴设备、MID、PDA、媒体播放器等，其包括NIC1542以接收从服务器1520所传输的视频流。NIC1522可以包括物理层和用于客户端1540中的网络接口的软件层的基础，以便促进通过网络1510的通信。客户端1540还可以包括解码器1544，其采用编码器1536相同的格式化/压缩方案。因此，解压缩的视频流可以从解码器1544提供给视频渲染器1546。所图示的视频渲染器1546耦合到可视地呈现图形内容的显示器1548。如已经提到的那样，图形内容可以包括游戏内容。就此而言，客户端1540可以实施实时交互流式传输，其涉及收集来自输入设备1550的用户输入并且经由网络1510将用户输入递送到服务器1520。云游戏的这种实时交互组件可能关于等待时间提出挑战。附加系统概述示例图16是根据一个实施例的处理系统1600的框图。在各种实施例中，系统1600包括一个或多个处理器1602和一个或多个图形处理器1608，并且可以是单处理器桌面系统、多处理器工作站系统或具有大量处理器1602或处理器核心1607的服务器系统。在一个实施例中，系统1600是并入在用于移动、手持或嵌入式设备中的片上系统（SoC）集成电路内的处理平台。系统1600的实施例可以包括或被并入在基于服务器的游戏平台、包括游戏和媒体控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台的游戏控制台内。在一些实施例中，系统1600是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1600还可以包括可穿戴设备、与可穿戴设备耦合或集成在可穿戴设备内，所述可穿戴设备诸如是智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在一些实施例中，数据处理系统1600是具有一个或多个处理器1602和由一个或多个图形处理器1608生成的图形界面的电视或机顶盒设备。在一些实施例中，一个或多个处理器1602各自包括用以处理指令的一个或多个处理器核心1607，该指令在被执行时执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核心1607中的每一个被配置为处理特定指令集1609。在一些实施例中，指令集1609可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）或经由非常长的指令字（VLIW）的计算。多个处理器核心1607可以各自处理不同的指令集1609，其可以包括促进其他指令集的仿真的指令。处理器核心1607还可以包括其他处理设备，诸如数字信号处理器（DSP）。在一些实施例中，处理器1602包括高速缓存存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器1602的各种组件之间共享高速缓存存储器。在一些实施例中，处理器1602还使用外部高速缓存（例如，3（L3）级高速缓存或最终级高速缓存（LLC））（未示出），其可以使用已知的高速缓存一致性技术来在处理器核心1607之间被共享。处理器1602中另外包括寄存器文件1606，其可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器对于处理器1602的设计而言可以是特定的。在一些实施例中，将处理器1602耦合到处理器总线1610以在处理器1602与系统1600中的其他组件之间传输诸如地址、数据或控制信号之类的通信信号。在一个实施例中，系统1600使用示例性“中枢'系统架构，其包括存储器控制器中枢1616和输入输出（I/O）控制器中枢1630。存储器控制器中枢1616促进存储器设备与系统1600的其他组件之间的通信，而I/O控制器中枢（ICH）1630经由本地I/O总线来提供到I/O设备的连接。在一个实施例中，将存储器控制器中枢1616的逻辑集成在处理器内。存储器设备1620可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪存设备、相变存储器设备或者一些具有合适性能以用作处理存储器的其他存储器设备。在一个实施例中，存储器设备1620可以操作为用于系统1600的系统存储器，用于存储数据1622和指令1621以在一个或多个处理器1602执行应用或进程时使用。存储器控制器中枢1616还与可选的外部图形处理器1612耦合，该外部图形处理器1612可以与处理器1602中的一个或多个图形处理器1608进行通信以执行图形和媒体操作。在一些实施例中，ICH1630使得外围设备能够经由高速I/O总线连接到存储器设备1620和处理器1602。I/O外围设备包括但不限于音频控制器1646、固件接口1628、无线收发器1626（例如Wi-Fi、蓝牙）、数据储存设备1624（例如硬盘驱动器、闪存存储器等）以及用于将传统（例如，个人系统2（PS/2））设备耦合到系统的传统I/O控制器1640。一个或多个通用串行总线（USB）控制器1642连接诸如键盘和鼠标1644组合的输入设备。网络控制器1634还可以耦合到ICH1630。在一些实施例中，高性能网络控制器（未示出）耦合到处理器总线1610。将认识到，所示的系统1600是示例性的而不是限制性的，因为也可以使用不同配置的其他类型的数据处理系统。例如，可以将I/O控制器中枢1630集成在一个或多个处理器1602内，或者可以将存储器控制器中枢1616和I/O控制器中枢1630集成到独立的外部图形处理器，诸如外部图形处理器1612中。图17是具有一个或多个处理器核心1702A-1702N、集成的存储器控制器1714和集成的图形处理器1708的处理器1700的实施例的框图。具有与本文任何其他附图中的元件相同的附图标号（或名称）的图17的那些元件可以以与本文其他地方描述的方式相似的任何方式来操作或起作用，但不限于此。处理器1700可以包括附加的核心，其高达并且包括由虚线框所表示的附加核心1702N。处理器核心1702A-1702N中的每一个包括一个或多个内部高速缓存单元1704A-1704N。在一些实施例中，每个处理器核心还可以访问一个或多个共享高速缓存单元1706。内部高速缓存单元1704A-1704N和共享高速缓存单元1706表示处理器1700内的高速缓存存储器分层结构。高速缓存存储器分层结构可以包括每个处理器核心中的至少一个级的指令和数据高速缓存以及一个或多个级别的共享中级高速缓存，诸如2（L2）级、3（L3）级、4（L4）级或其他级的高速缓存，其中外部存储器之前的最高级高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑保持各个高速缓存单元1706和1704A-1704N之间的一致性。在一些实施例中，处理器1700还可以包括一组一个或多个总线控制器单元1716和系统代理核心1710。一个或多个总线控制器单元1716管理一组外围总线，诸如一个或多个外围设备组件互连总线（例如，PCI、PCIExpress）。系统代理核心1710为各种处理器组件提供管理功能性。在一些实施例中，系统代理核心1710包括一个或多个集成的存储器控制器1714以管理对各种外部存储器设备（未示出）的访问。在一些实施例中，处理器核心1702A-1702N中的一个或多个包括对同时多线程的支持。在这样的实施例中，系统代理核心1710包括用于在多线程处理期间协调和操作核心1702A-1702N的组件。系统代理核心1710可以另外包括功率控制单元（PCU），其包括用以调节处理器核心1702A-1702N和图形处理器1708的功率状态的逻辑和组件。在一些实施例中，处理器1700另外包括用以执行图形处理操作的图形处理器1708。在一些实施例中，图形处理器1708与该组共享高速缓存单元1706以及包括一个或多个集成的存储控制器1714的系统代理核心1710耦合。在一些实施例中，显示控制器1711与图形处理器1708耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1711可以是经由至少一个互连来与图形处理器耦合的单独模块，或者可以被集成在图形处理器1708或系统代理核心1710内。在一些实施例中，使用基于环的互连单元1712来耦合处理器1700的内部组件。然而，可以使用替代互连单元，诸如点对点互连、交换互连或者包括本领域熟知的技术在内的其他技术。在一些实施例中，图形处理器1708经由I/O链路1713来与环形互连1712耦合。示例性I/O链路1713表示多种I/O互连中的至少一种，包括促进各种处理器组件与诸如eDRAM模块之类的高性能嵌入式存储器模块1718之间的通信的封装I/O互连。在一些实施例中，处理器核心1702-1702N和图形处理器1708中的每一个使用嵌入式存储器模块1718作为共享的最后级高速缓存。在一些实施例中，处理器核心1702A-1702N是执行相同指令集架构的同质核心。在另一个实施例中，处理器核心1702A-1702N在指令集架构（ISA）方面是异构的，其中一个或多个处理器核心1702A-N执行第一指令集，而其他核心中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核心1702A-1702N在微架构方面是异构的，其中具有相对较高功耗的一个或多个核心与具有较低功耗的一个或多个功率核心耦合。另外，处理器1700可以在一个或多个芯片上实现或者作为除了其他组件之外还具有所示组件的SoC集成电路来实现。图18是图形处理器1800的框图，其可以是离散图形处理单元，或者可以是与多个处理核心集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口以及利用放置在处理器存储器中的命令来进行通信。在一些实施例中，图形处理器1800包括访问存储器的存储器接口1814。存储器接口1814可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存和/或到系统存储器的接口。在一些实施例中，图形处理器1800还包括显示控制器1802以将显示输出数据驱动到显示设备1820。显示控制器1802包括用于一个或多个叠加平面的硬件，以用于多层视频或用户界面元素的显示和组合。在一些实施例中，图形处理器1800包括视频编解码器引擎1806，以将媒体编码为一个或多个媒体编码格式、从一个或多个媒体编码格式解码、或在一个或多个媒体编码格式之间转码，媒体编码格式包括但不限于诸如MPEG-2的运动图像专家组（MPEG）格式、诸如H.264/MPEG-4AVC的高级视频编码（AVC）格式、以及电影和电视工程师协会（SMPTE）421M/VC-1以及诸如JPEG格式的联合图像专家组（JPEG）格式和动画JPEG（MJPEG）格式。在一些实施例中，图形处理器1800包括块图像传送（BLIT）引擎1804以执行二维（2D）光栅化器操作，包括例如位边界块传送。然而，在一个实施例中，使用图形处理引擎（GPE）1810的一个或多个组件来执行2D图形操作。在一些实施例中，图形处理引擎1810是用于执行包括三维（3D）图形操作和媒体操作的图形操作的计算引擎。在一些实施例中，GPE1810包括用于执行3D操作的3D流水线1812，诸如使用作用于3D基元形状（例如，矩形、三角形等）上的处理功能来渲染三维图像和场景。3D流水线1812包括可编程和固定功能元件，其执行该元件内的各种任务和/或产出执行线程到3D/媒体子系统1815。虽然3D流水线1812可以用来执行媒体操作，但GPE1810的实施例还包括专门用来执行诸如视频后处理和图像增强之类的媒体操作的媒体流水线1816。在一些实施例中，媒体流水线1816包括固定功能或可编程逻辑单元来代替或代表视频编解码器引擎1806执行一个或多个专门化媒体操作，诸如视频解码加速、视频去交织和视频编码加速。在一些实施例中，媒体流水线1816另外包括线程产出单元以产出用于在3D/媒体子系统1815上执行的线程。所产出的线程执行针对3D/媒体子系统1815中包括的一个或多个图形执行单元上的媒体操作的计算。在一些实施例中，3D/媒体子系统1815包括用于执行3D流水线1812和媒体流水线1816所产出的线程的逻辑。在一个实施例中，流水线将线程执行请求发送到3D/媒体子系统1815，3D/媒体子系统1815包括用于仲裁并分派各种请求给可用线程执行资源的线程分派逻辑。执行资源包括用以处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统1815包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，该子系统还包括用以在线程之间共享数据并存储输出数据的共享存储器，包括寄存器和可寻址存储器。3D/媒体处理图19是根据一些实施例的图形处理器的图形处理引擎1910的框图。在一个实施例中，GPE1910是图18中所示的GPE1810的一个版本。具有与本文任何其他附图中的元件相同的附图标号（或名称）的图19的元件可以以与本文其他地方描述的方式相似的任何方式操作或起作用，但不限于此。在一些实施例中，GPE1910与命令流化器1903耦合，命令流化器1903向GPE3D和媒体流水线1912、1916提供命令流。在一些实施例中，将命令流化器1903耦合到存储器，存储器可以是系统存储器或一个或多个内部高速缓存存储器和共享高速缓存存储器。在一些实施例中，命令流化器1903从存储器接收命令并将命令发送到3D流水线1912和/或媒体流水线1916。该命令是从存储用于3D和媒体流水线1912、1916的命令的环形缓冲器中获取的指令。在一个实施例中，环形缓冲器可以另外包括存储批量的多个命令的批量命令缓冲器。3D和媒体流水线1912、1916通过经由相应流水线内的逻辑执行操作或通过将一个或多个执行线程分派到执行单元阵列1914来处理命令。在一些实施例中，执行单元阵列1914是可缩放的，使得阵列包括基于GPE1910的目标功率和性能级别的可变数量的执行单元。在一些实施例中，采样引擎1930与存储器（例如，高速缓存存储器或系统存储器）和执行单元阵列1914耦合。在一些实施例中，采样引擎1930为执行单元阵列1914提供存储器访问机制，其允许执行阵列1914从存储器中读取图形和媒体数据。在一些实施例中，采样引擎1930包括用以执行针对媒体的专门化图像采样操作的逻辑。在一些实施例中，采样引擎1930中的专门化媒体采样逻辑包括去噪声/去交织模块1932、运动估计模块1934以及图像缩放和过滤模块1936。在一些实施例中，去噪声/去交织模块1932包括用以对解码的视频数据执行一个或多个去噪声或去交织算法的逻辑。去交织逻辑将交织的视频内容的交替场组合成单个视频帧。去噪声逻辑减少或移除来自视频和图像数据的数据噪声。在一些实施例中，去噪声逻辑和去交织逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时间过滤。在一些实施例中，去噪声/去交织模块1932包括专用运动检测逻辑（例如，在运动估计引擎1934内）。在一些实施例中，运动估计引擎1934通过对视频数据执行诸如运动向量估计和预测之类的视频加速功能来提供针对视频操作的硬件加速。运动估计引擎确定描述连续视频帧之间的图像数据变换的运动向量。在一些实施例中，图形处理器媒体编解码器使用视频运动估计引擎1934来以宏块级别对视频执行操作，该操作在其他方面可能在计算上太密集以致于不能用通用处理器来执行。在一些实施例中，运动估计引擎1934通常可用于图形处理器组件，以协助对视频数据内的运动的方向或幅度敏感的或对其适配的视频解码和处理功能。在一些实施例中，图像缩放和过滤模块1936执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块1936在将数据提供给执行单元阵列1914之前在采样操作期间处理图像和视频数据。在一些实施例中，GPE1910包括数据端口1944，其为图形子系统提供访问存储器的附加机制。在一些实施例中，数据端口1944促进对包括渲染目标写入、恒定缓冲器读取、临时存储器空间读取/写入和媒体表面访问的操作的存储器访问。在一些实施例中，数据端口1944包括用以高速缓存对存储器的访问的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可以被分成针对经由数据端口访问存储器的多个子系统的多个高速缓存（例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存等）。在一些实施例中，在执行单元阵列1914中的执行单元上执行的线程通过经由耦合GPE1910的每个子系统的数据分发互连来交换消息从而与数据端口通信。执行单元图20是图形处理器2000的另一个实施例的框图。具有与本文任何其他附图中的元件相同的附图标号（或名称）的图20的元件可以以与本文其他地方描述的方式相似的任何方式操作或起作用，但不限于此。在一些实施例中，图形处理器2000包括环形互连2002、流水线前端2004、媒体引擎2037和图形核心2080A-2080N。在一些实施例中，环形互连2002将图形处理器耦合到其他处理单元，包括其他图形处理器或一个或多个通用处理器核心。在一些实施例中，图形处理器是集成在多核心处理系统内的许多处理器中的一个。在一些实施例中，图形处理器2000经由环形互连2002接收批量命令。传入命令由流水线前端2004中的命令流化器2003解释。在一些实施例中，图形处理器2000包括用以经由（一个或多个）图形核心2080A-2080N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流化器2003将命令供应给几何流水线2036。对于至少一些媒体处理命令，命令流化器2003将命令供应给与媒体引擎2037耦合的视频前端2034。在一些实施例中，媒体引擎2037包括用于视频和图像后处理的视频质量引擎（VQE）2030和用以提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2033引擎。在一些实施例中，几何流水线2036和媒体引擎2037各自为由至少一个图形核心2080A提供的线程执行资源生成执行线程。在一些实施例中，图形处理器2000包括可缩放线程执行资源特征模块化核心2080A-2080N（有时被称为核心分片），其每一个具有多个子核心2050A-2050N、2060A-2060N（有时被称为核心子分片）。在一些实施例中，图形处理器2000可以具有任何数量的图形核心2080A到2080N。在一些实施例中，图形处理器2000包括具有至少第一子核心2050A和第二核心子核心2060A的图形核心2080A。在其他实施例中，图形处理器是具有单个子核心（例如，2050A）的低功率处理器。在一些实施例中，图形处理器2000包括多个图形核心2080A-2080N，其每一个包括第一子核心2050A-2050N的集合和第二子核心2060A-2060N的集合。第一子核心2050A-2050N的集合中的每个子核心至少包括第一组执行单元2052A-2052N和媒体/纹理采样器2054A-2054N。第二子核心2060A-2060N的集合中的每个子核心至少包括第二组执行单元2062A-2062N和采样器2064A-2064N。在一些实施例中，每个子核心2050A-2050N、2060A-2060N共享一组共享资源2070A-2070N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以被包括在图形处理器的各种实施例中。图21图示出了包括在GPE的一些实施例中采用的处理元件的阵列的线程执行逻辑2100。具有与本文任何其他附图中的元件相同的附图标号（或名称）的图21的元件可以与本文其他地方描述的方式相似的任何方式操作或起作用，但不限于此。在一些实施例中，线程执行逻辑2100包括像素着色器2102、线程分派器2104、指令高速缓存2106、包括多个执行单元2108A-2108N的可缩放执行单元阵列、采样器2110、数据高速缓存2112、和数据端口2114。在一个实施例中，所包括的组件经由链接到每个组件的互连结构互连。在一些实施例中，线程执行逻辑2100包括通过指令高速缓存2106、数据端口2114、采样器2110和执行单元阵列2108A-2108N中的一个或多个的到诸如系统存储器或高速缓存存储器之类的存储器的一个或多个连接。在一些实施例中，每个执行单元（例如2108A）是能够执行多个并发线程并为每个线程并行处理多个数据元素的个体向量处理器。在一些实施例中，执行单元阵列2108A-2108N包括任何数量的个体执行单元。在一些实施例中，执行单元阵列2108A-2108N主要用来执行“着色器”程序。在一些实施例中，阵列2108A-2108N中的执行单元执行指令集，该指令集包括对许多标准3D图形着色器指令的原始支持，使得以最小的转换来执行来自图形库的着色器程序（例如，直接3D和OpenGL）。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）和通用处理（例如，计算和媒体着色器）。执行单元阵列2108A-2108N中的每个执行单元对数据元素阵列进行操作。数据元素的数量是“执行大小”或用于指令的通道数量。执行通道是在指令内的数据元素访问、掩蔽和流控制的逻辑执行单元。通道的数量可以独立于针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量。在一些实施例中，执行单元2108A-2108N支持整数和浮点数据类型。执行单元指令集包括单指令多数据（SIMD）指令。各种数据元素可以作为打包数据类型而被存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽度的向量上操作时，将向量的256位存储在寄存器中，并且执行单元作为四个单独的64位打包数据元素（四字（QW）大小的数据元素）、8个单独的32位打包数据元素（双字（DW）大小的数据元素）、16个单独的16位打包数据元素（字（W）大小的数据元素）、或32个单独的8位数据元素（字节（B）大小的数据元素）来在向量上操作。但是，不同的向量宽度和寄存器大小是可能的。将一个或多个内部指令高速缓存（例如，2106）包括在线程执行逻辑2100中以高速缓存用于执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，2112）被包括以在线程执行期间高速缓存线程数据。在一些实施例中，采样器2110被包括以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器2110包括专门化纹理或媒体采样功能性，以在将采样数据提供给执行单元之前在采样过程期间处理纹理或媒体数据。在执行期间，图形和媒体流水线经由线程产出和分派逻辑将线程发起请求发送到线程执行逻辑2100。在一些实施例中，线程执行逻辑2100包括本地线程分派器2104，该本地线程分派器2104仲裁来自图形和媒体流水线的线程发起请求并且在一个或多个执行单元2108A-2108N上实例化所请求的线程。例如，几何流水线（例如，图20的2036）将顶点处理、曲面细分或几何处理线程分派给线程执行逻辑2100（图21）。在一些实施例中，线程分派器2104还可以处理来自执行着色器程序的运行时间线程产出请求。一旦已将几何对象群组处理并光栅化为像素数据，就调遣像素着色器2102以进一步计算输出信息并导致结果被写入到输出表面（例如，颜色缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器2102计算要在光栅化对象上内插的各种顶点属性的值。在一些实施例中，像素着色器2102然后执行应用编程接口（API）供应的像素着色器程序。为了执行像素着色器程序，像素着色器2102经由线程分派器2104将线程分派给执行单元（例如，2108A）。在一些实施例中，像素着色器2102使用采样器2110中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜色数据，或丢弃一个或多个像素以进一步处理。在一些实施例中，数据端口2114为线程执行逻辑2100提供存储器访问机制，将处理后的数据输出到存储器以供在图形处理器输出流水线上处理。在一些实施例中，数据端口2114包括或耦合到一个或多个高速缓存存储器（例如，数据高速缓存2112）以对数据进行高速缓存以用于经由数据端口的存储器访问。图22是图示出根据一些实施例的图形处理器指令格式2200的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框图示出了通常包括在执行单元指令中的组件，而虚线包括可选组件或者仅包括在指令的子集中的组件。在一些实施例中，所描述和图示的指令格式2200是宏指令，因为它们是被供应给执行单元的指令——与一旦指令被处理就从指令解码中产生的微操作相反。在一些实施例中，图形处理器执行单元原生地支持128位格式2210的指令。基于所选择的指令、指令选项和操作数的数量，64位紧凑指令格式2230可用于一些指令。原生128位格式2210提供对所有指令选项的访问，而一些选项和操作被限制在64位格式2230。以64位格式2230可用的原生指令因实施例而异。在一些实施例中，部分地使用索引字段2213中的一组索引值来压缩指令。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重建128位格式2210的原生指令。对于每种格式，指令操作码2212定义执行单元要执行的操作。执行单元在每个操作数的多个数据元素上并行地执行每个指令。例如，响应于添加指令，执行单元在表示纹理元素或图片元素的每个颜色通道上执行同时添加操作。默认情况下，执行单元在操作数的所有数据通道上执行每个指令。在一些实施例中，指令控制字段2214使得能够在某些执行选项上进行控制，诸如信道选择（例如预测）和数据信道顺序（例如，调配）。对于128位指令2210，执行大小字段2216限制将并行执行的数据信道的数量。在一些实施例中，执行大小字段2216不可用于在64位紧凑指令格式2230中使用。一些执行单元指令具有多达三个操作数，包括两个源操作数src02220、src12222和一个目的地2218。在一些实施例中，执行单元支持双目的地指令，其中目的地之一被隐含。数据操纵指令可以具有第三源操作数（例如，SRC22224），其中指令操作码2212确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即（例如，硬编码）值。在一些实施例中，128位指令格式2210包括指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式的访问/寻址模式信息2226。当使用直接寄存器寻址模式时，由指令2210中的位直接提供一个或多个操作数的寄存器地址。在一些实施例中，128位指令格式2210包括访问/寻址模式字段2226，其指定针对该指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于定义针对该指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式中时，指令2210可以针对源操作数和目的地操作数使用字节对齐寻址，并且当处于第二模式中时，指令2210可以针对所有源操作数和目的地操作数使用16字节对齐寻址。在一个实施例中，访问/寻址模式字段2226的寻址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令2210中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即字段来计算一个或多个操作数的寄存器地址。在一些实施例中，基于操作码2212位字段对指令进行分组以简化操作码解码2240。对于8位操作码，位4、5和6允许执行单元确定操作码的类型。所示的精确操作码分组仅仅是一个示例。在一些实施例中，移动和逻辑操作码群组2242包括数据移动和逻辑指令（例如移动（mov），比较（cmp））。在一些实施例中，移动和逻辑群组2242共享五个最高有效位（MSB），其中移动（mov）指令的形式为0000xxxxb，并且逻辑指令的形式为0001xxxxb。流控制指令群组2244（例如，调用、跳转（jmp））包括0010xxxxb（例如，0x20）形式的指令。杂项指令群组2246包括指令的混合，其包括0011xxxxb（例如，0x30）形式的同步指令（例如，等待、发送）。并行数学指令群组2248包括0100xxxxb（例如，0x40）形式的按组分的算术指令（例如，加法、乘法（mul））。并行数学群组2248在数据通道上并行地执行算术操作。向量数学群组2250包括0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学群组对向量操作数执行算术运算，诸如点乘积计算。图形流水线图23是图形处理器2300的另一个实施例的框图。具有与本文任何其他附图中的元件相同的附图标号（或名称）的图23的元件可以以与本文其他地方描述的方式相似的任何方式操作或起作用，但不限于此。在一些实施例中，图形处理器2300包括图形流水线2320、媒体流水线2330、显示引擎2340、线程执行逻辑2350和渲染输出流水线2370。在一些实施例中，图形处理器2300是包括一个或多个通用处理核心的多核心处理系统内的图形处理器。图形处理器由到一个或多个控制寄存器（未示出）的寄存器写入或通过经由环形互连2302发布给图形处理器2300的命令来控制。在一些实施例中，环形互连2302将图形处理器2300耦合到，诸如其他图形处理器或通用处理器的其他处理组件。来自环形互连2302的命令由命令流化器2303解释，命令流化器2303将指令供应给图形流水线2320或媒体流水线2330的各个组件。在一些实施例中，命令流化器2303引导从存储器读取顶点数据并执行由命令流化器2303提供的顶点处理命令的顶点获取器2305的操作。在一些实施例中，顶点获取器2305将顶点数据提供给顶点着色器2307，顶点着色器2307对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器2305和顶点着色器2307通过经由线程分派器2331将执行线程分派给执行单元2352A、2352B来执行顶点处理指令。在一些实施例中，执行单元2352A、2352B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元2352A、2352B具有附接的L1高速缓存2351，其专用于每个阵列或在阵列之间被共享。可以将高速缓存配置为数据高速缓存、指令高速缓存或被分区为在不同分区中包含数据和指令的单个高速缓存。在一些实施例中，图形流水线2320包括用以执行3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程外壳着色器2311配置曲面细分操作。可编程域着色器2317提供曲面细分输出的后端评估。曲面细分器2313在外壳着色器2311的方向上操作并且包含用以基于作为输入被提供给图形流水线2320的粗略几何模型来生成一组详细几何对象的专用逻辑。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分组件2311、2313、2317。在一些实施例中，完整的几何对象可以由几何着色器2319经由分派给执行单元2352A、2352B的一个或多个线程来处理，或者可以直接进行到裁剪器2329。在一些实施例中，几何着色器在整个几何对象上进行操作，而不是像在图形流水线的先前阶段那样的顶点或顶点补片上进行操作。如果曲面细分被禁用，则几何着色器2319从顶点着色器2307接收输入。在一些实施例中，几何着色器2319可由几何着色器程序编程，以在曲面细分单元被禁用时执行几何曲面细分。在光栅化之前，裁剪器2329处理顶点数据。裁剪器2329可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线2370中的光栅化器2373（例如，深度测试组件）分派像素着色器以将几何对象转变为其每像素表示。在一些实施例中，将像素着色器逻辑包括在线程执行逻辑2350中。在一些实施例中，应用可以绕过光栅化器2373并且经由流出单元2323访问未光栅化的顶点数据。图形处理器2300具有互连总线、互连结构或者允许数据和消息在处理器的主要组件之间传递的某一其他互连机制。在一些实施例中，执行单元2352A、2352B和关联的（一个或多个）高速缓存2351、纹理和媒体采样器2354以及纹理/采样器高速缓存2358经由数据端口2356互连以执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器2354、高速缓存2351、2358和执行单元2352A、2352B各自具有单独的存储器访问路径。在一些实施例中，渲染输出流水线2370包含将基于顶点的对象转变成相关联的基于像素的表示的光栅化器2373。在一些实施例中，光栅器逻辑包括执行固定功能三角形和线光栅化的加窗器/掩蔽器单元。相关联的渲染器高速缓存2378和深度高速缓存2379在一些实施例中也是可用的。像素操作组件2377对数据执行基于像素的操作，但是在一些情况下，与2D操作相关联的像素操作（例如，具有混合的位块图像传送）由2D引擎2341执行，或者在显示时间被显示控制器2343使用叠加显示平面来代替。在一些实施例中，共享的L3高速缓存2375对所有图形组件都是可用的，允许在不使用主系统存储器的情况下共享数据。在一些实施例中，图形处理器媒体流水线2330包括媒体引擎2337和视频前端2334。在一些实施例中，视频前端2334从命令流化器2303接收流水线命令。在一些实施例中，媒体流水线2330包括单独的命令流化器。在一些实施例中，视频前端2334在将命令发送到媒体引擎2337之前处理媒体命令。在一些实施例中，媒体引擎2337包括线程产出功能性以产出用于经由线程分派器2331分派到线程执行逻辑2350的线程。在一些实施例中，图形处理器2300包括显示引擎2340。在一些实施例中，显示引擎2340在处理器2300的外部并且经由环形互连2302或某一其他互连总线或结构而与图形处理器耦合。在一些实施例中，显示引擎2340包括2D引擎2341和显示控制器2343。在一些实施例中，显示引擎2340包含能够独立于3D流水线而进行操作的专用逻辑。在一些实施例中，显示控制器2343与显示设备（未示出）耦合，该显示设备可以是如在膝上型计算机中的系统集成显示设备，或者是经由显示设备连接器而附接的外部显示设备。在一些实施例中，图形流水线2320和媒体流水线2330可配置为基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将对于特定图形或媒体库而言是特定的API调用转换为由图形处理器处理的命令。在一些实施例中，为来自KhronosGroup的开放图形库（OpenGL）和开放计算语言（OpenCL）、来自微软公司的Direct3D库提供支持，或者可以向OpenGL和D3D两者提供支持。也可以为开源计算机视觉库（OpenCV）提供支持。如果可以进行从未来API的流水线到图形处理器的流水线的映射，则还将支持具有兼容3D流水线的未来API。图形流水线编程图24A是图示出根据一些实施例的图形处理器命令格式2400的框图。图24B是图示出根据实施例的图形处理器命令序列2410的框图。图24A中的实线框图示出了通常包括在图形命令中的组件，而虚线包括可选组件或者仅包括在图形命令的子集中的组件。图24A的示例性图形处理器命令格式2400可以包括用以识别命令的目标客户端2402、命令操作代码（操作码）2404以及针对命令的相关数据2406的数据字段。在一些命令中子操作码2405和命令大小2408也被包括。在一些实施例中，客户端2402指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节命令的进一步处理并将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元都具有处理命令的对应处理流水线。一旦客户端单元接收到命令，客户端单元就读取操作码2404和子操作码2405——如果存在的话——以确定要执行的操作。客户端单元使用数据字段2406中的信息来执行命令。对于一些命令，显式命令大小2408被预期来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动确定至少一些命令的大小。在一些实施例中，命令经由多个双字而被对齐。图24B中的流程图示出了示例性图形处理器命令序列2410。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示的命令序列的版本来设立、执行和终止一组图形操作。仅出于示例的目的示出并描述了示例命令序列，因为实施例不限于这些特定命令或该命令序列。而且，可以将命令作为命令序列中的批量命令进行发布，使得图形处理器将至少部分地同时处理命令序列。在一些实施例中，图形处理器命令序列2410可以以流水线转储清除命令2412开始，以使任何活动图形流水线完成针对该流水线的当前未决命令。在一些实施例中，3D流水线2422和媒体流水线2424不同时操作。执行流水线转储清除以使活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活动绘图引擎完成未决操作并且相关读取高速缓存失效。可选地，可以对存储器转储清除渲染器高速缓存中被标记为“脏”的任何数据。在一些实施例中，可以在将图形处理器置于低功率状态之前或者对于流水线同步，使用流水线转储清除命令2412。在一些实施例中，当命令序列要求图形处理器在流水线之间明确切换时使用流水线选择命令2413。在一些实施例中，在发布流水线命令之前，在执行上下文中仅需要一次流水线选择命令2413——除非上下文要发布针对两个流水线的命令。在一些实施例中，紧接在经由流水线选择命令2413的流水线切换之前需要流水线转储清除命令2412。在一些实施例中，流水线控制命令2414配置用于操作的图形流水线并且被用来对3D流水线2422和媒体流水线2424进行编程。在一些实施例中，流水线控制命令2414配置用于活动流水线的流水线状态。在一个实施例中，流水线控制命令2414被用于流水线同步并且在处理批量命令之前清理来自活动流水线内的一个或多个高速缓存存储器的数据。在一些实施例中，返回缓冲器状态命令2416被用来为相应流水线配置一组返回缓冲器以写入数据。一些流水线操作需要分配、选择或配置在处理期间操作将中间数据写入到其中的一个或多个返回缓冲器。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并执行交叉线程通信。在一些实施例中，返回缓冲器状态2416包括选择用于一组流水线操作的返回缓冲器的大小和数量。命令序列中的其余命令基于用于操作的活动流水线而不同。基于流水线确定2420，针对以3D流水线状态2430开始的3D流水线2422或者以媒体流水线状态2440开始的媒体流水线2424，定制命令序列。用于3D流水线状态2430的命令包括用于顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态以及在处理3D基元命令之前要配置的其他状态变量的3D状态设置命令。至少部分地基于正在使用的特定3DAPI来确定这些命令的值。在一些实施例中，3D流水线状态2430命令还能够选择性地禁用或绕过某些流水线元素——如果这些元素将不被使用的话。在一些实施例中，使用3D基元2432命令来提交将由3D流水线处理的3D基元。经由3D基元2432命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点提取功能。顶点提取功能使用3D基元2432命令数据来生成顶点数据结构。将顶点数据结构存储在一个或多个返回缓冲器中。在一些实施例中，使用3D基元2432命令来经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线2422将着色器执行线程分派给图形处理器执行单元。在一些实施例中，经由执行2434命令或事件来触发3D流水线2422。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去（go）”或“踢（kick）”命令触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线转储清除命令序列。3D流水线将执行针对3D基元的几何处理。一旦操作完成，结果的几何对象被光栅化，并且像素引擎为结果的像素着色。用以控制像素着色和像素后端操作的另外命令也可以针对这些操作而被包括。在一些实施例中，当执行媒体操作时，图形处理器命令序列2410跟随媒体流水线2424路径。通常，针对媒体流水线2424的具体使用和编程方式取决于要被执行的媒体或计算操作。在媒体解码期间，可以将具体的媒体解码操作卸载到媒体流水线。在一些实施例中，媒体流水线也可以被绕过，并且可以使用由一个或多个通用处理核心所提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中图形处理器被用来使用与图形基元的渲染不明确相关的计算着色器程序来执行SIMD向量操作。在一些实施例中，以与3D流水线2422类似的方式来配置媒体流水线2424。在媒体对象命令2442之前，将一组媒体流水线状态命令2440分派或放置到命令队列中。在一些实施例中，媒体流水线状态命令2440包括配置将被用来处理媒体对象的媒体流水线元素的数据。这包括配置媒体流水线内的视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令2440还支持使用一个或多个指向包含批量状态设置的“间接”状态元素的指针。在一些实施例中，媒体对象命令2442供应指向媒体对象的指针以供媒体流水线进行处理。媒体对象包括包含要被处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令2442之前，所有媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2442进行排队，则经由执行命令2444或等同的执行事件（例如寄存器写入）触发媒体流水线2424。然后，来自媒体流水线2424的输出可以由3D流水线2422或媒体流水线2424提供的操作进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。图形软件架构图25图示出了根据一些实施例的用于数据处理系统2500的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2510、操作系统2520和至少一个处理器2530。在一些实施例中，处理器2530包括图形处理器2532和一个或多个通用处理器核心2534。图形应用2510和操作系统2520各自在数据处理系统的系统存储器2550中执行。在一些实施例中，3D图形应用2510包含一个或多个着色器程序，其包括着色器指令2512。着色器语言指令可以是高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。该应用还包括适用于由通用处理器核心2534执行的机器语言的可执行指令2514。该应用还包括由顶点数据定义的图形对象2516。在一些实施例中，操作系统2520是来自微软公司的Microsoft®Windows®操作系统，专有类UNIX操作系统或者使用Linux内核的变体的开源类UNIX操作系统。当Direct3DAPI被使用时，操作系统2520使用前端着色器编译器2524来将HLSL中的任何着色器指令2512编译成较低级着色器语言。编译可以是即时（JIT）编译或者应用可以执行着色器预编译。在一些实施例中，在3D图形应用2510的编译期间将高级着色器编译成低级着色器。在一些实施例中，用户模式图形驱动器2526包含用以将着色器指令2512转变成硬件特定表示的后端着色器编译器2527。当OpenGLAPI被使用时，将GLSL高级语言的着色器指令2512传递给用户模式图形驱动器2526以进行编译。在一些实施例中，用户模式图形驱动器2526使用操作系统内核模式功能2528来与内核模式图形驱动器2529通信。在一些实施例中，内核模式图形驱动器2529与图形处理器2532通信以分派命令和指令。IP核心实现至少一个实施例的一个或多个方面可以通过存储在机器可读介质上的代表性代码来实现，所述代码代表和/或定义诸如处理器的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造用以执行本文所描述的技术的逻辑。被称为“IP核心”的这种表示是用于集成电路的逻辑的可重用单元，其可以作为描述集成电路的结构的硬件模型存储在有形的机器可读介质上。可以将硬件模型供应给各种客户或制造设施，其在制造集成电路的制造机器上加载该硬件模型。集成电路可以被制造成使得电路执行与本文所描述的任何实施例相关联地进行描述的操作。图26是图示出根据实施例的可以被用来制造集成电路以执行操作的IP核心开发系统2600的框图。IP核心开发系统2600可以用来生成模块化的可重用设计，可以将其并入到更大的设计中或者用来构建整个集成电路（例如，SOC集成电路）。设计设施2630可以用高级编程语言（例如，C/C++）生成IP核心设计的软件仿真2610。软件仿真2610可以被用来设计、测试和验证IP核心的行为。然后可以从仿真模型2600创建或合成寄存器传送级（RTL）设计。RTL设计2615是对包括使用建模的数字信号执行的相关联逻辑的硬件寄存器之间的数字信号流进行建模的集成电路行为的抽象。除了RTL设计2615之外，还可以创建、设计或合成逻辑级或晶体管级的低级设计。因此，初始设计和仿真的特定细节可以变化。RTL设计2615或等同物可以由设计设施进一步合成为硬件模型2620，硬件模型2620可以是硬件描述语言（HDL）或物理设计数据的某一其他表示。可以对HDL进行进一步仿真或测试以验证IP核心设计。可以使用非易失性存储器2640（例如，硬盘、闪存或任何非易失性储存介质）来存储IP核心设计以便递送到第三方制造设施2665。可替代地，可以通过有线连接2650或无线连接2660（例如，经由因特网）传输IP核心设计。制造设施2665然后可以制造至少部分地基于IP核心设计的集成电路。所制造的集成电路可以被配置为执行根据本文所描述的至少一个实施例的操作。图27是图示出根据实施例的可以使用一个或多个IP核心制造的芯片集成电路2700上的示例性系统的框图。示例性集成电路包括一个或多个应用处理器2705（例如，CPU）、至少一个图形处理器2710、并且可以另外包括图像处理器2715和/或视频处理器2720，其中的任何一个可以是来自同一个或多个不同的设计设施的模块化IP核心。集成电路包括外围或总线逻辑，其包括USB控制器2725、UART控制器2730、SPI/SDIO控制器2735和I2S/I2C控制器2740。另外，集成电路可以包括显示设备2745，显示设备2745耦合到一个或多个高清多媒体接口（HDMI）控制器2750和移动工业处理器接口（MIPI）显示接口2755。储存器可以由包括闪存和闪存控制器的闪存子系统2760提供。可以经由存储器控制器2765来提供存储器接口以访问SDRAM或SRAM存储器设备。一些集成电路另外包括嵌入式安全引擎2770。另外，在集成电路2700的处理器中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。有利地，以上系统、处理器、图形处理器、装置和/或方法中的任何一个可以与本文所描述的各种实施例中的任一个（例如，或者其中的一部分）集成或利用其配置，其包括例如在以下附加注释和示例中所描述的那些。附加注释和示例示例1可以包括一种用于降低由显示器消耗的功率的系统，该系统包括：显示器，所述显示器被划分成多个分段，显示引擎，所述显示引擎可通信地耦合到所述显示器并且能够对所述多个分段中的每一个进行寻址；和注视跟踪器，所述注视跟踪器可通信地耦合到处理器和所述显示引擎以识别注视区域中的分段，其中所述显示引擎将相对于所述注视区域之外的分段增加针对所述注视区域中识别的分段的刷新率以节省功率。示例2可以包括示例1中的系统，其中，所述注视区域之外的分段具有较低的着色率以节省功率。示例3可以包括示例1至2中的任一个中的系统，其中，所述多个分段是六边形形状。示例4可以包括示例1至2中的任一个中的系统，其中，所述显示器是弯曲显示器。示例5可以包括示例1至2中的任一个中的系统，还包括：用以跟踪身体移动的由观看者穿戴的可穿戴设备；和可通信地耦合到所述处理器以使用身体移动来预测未来注视区域的传感器。示例6可以包括示例5中的系统，其中，存在多于一个的注视区域。示例7可以包括一种降低显示器消耗的功率的方法，包括：将显示器划分成多个可寻址分段；跟随用户在所述显示器上的注视；识别注视区域中的一个或多个相邻分段；和与所述注视区域之外的分段相比，为所述注视区域中的分段提供更高质量图片。示例8可以包括如示例7中的方法，其中，所述多个分段是六边形形状。示例9可以包括如示例7中的方法，其中，向所述注视区域中的分段提供更高质量图片包括增加的刷新率。示例10可以包括如示例7中的方法，其中，向所述注视区域中的分段提供更高质量图片包括在所述注视区域之外的分段中的降低的刷新率。示例11可以包括如示例7中的方法，还包括识别多个注视区域。示例12可以包括如示例7中的方法，还包括从可穿戴设备收集身体运动数据以帮助预测未来的注视区域。示例13可以包括如示例7中的方法，还包括对所述注视区域之外的分段降低所述着色率以节省功率。示例14可以包括一种用于降低由显示器消耗的功率的装置，该装置包括：显示引擎，所述显示引擎可通信地用以对显示器的多个分段中的每一个进行寻址；和注视跟踪器，所述注视跟踪器可通信地耦合到处理器和所述显示引擎以识别一个或多个注视区域中的分段，其中所述显示引擎相对于所述一个或多个注视区域之外的分段增加针对所述一个或多个注视区域中识别的分段的刷新率。示例15可以包括如示例14中的方法，其中，所述注视区域之外的分段具有较低的着色率以节省功率。示例16可以包括如示例14中的方法，其中，所述多个分段是六边形形状。示例17可以包括如示例14中的方法，其中，所述显示器是弯曲显示器。示例18可以包括如示例14中的方法，还包括：用以跟踪身体移动的由一个或多个观看者穿戴的一个或多个可穿戴设备；和可通信地耦合到所述处理器以使用身体移动来预测未来注视区域的传感器。示例19可以包括至少一个机器可读介质，所述至少一个机器可读介质包括多个指令，所述多个指令响应于在计算设备上被执行而使计算设备执行根据示例7至13中的任何一个的方法。示例20可以包括一种用于降低由显示器消耗的功率的装置，包括用于将显示器划分为多个可寻址分段的部件，用于跟随用户在所述显示器上的注视的部件，用于识别在注视区域中的一个或多个相邻分段的部件，用于与在所述注视区域之外的分段相比向所述注视区域中的分段提供更高质量图片的部件。示例21可以包括如示例20中所述的装置，其中，所述多个分段为六边形形状。示例22可以包括如示例20中的装置，其中，用于向所述注视区域中的分段提供更高质量图片的部件包括增加的刷新率。示例23可以包括如示例20中的装置，其中，用于向所述注视区域中的分段提供更高质量图片的部件包括在所述注视区域之外的分段中的降低的刷新率。示例24可以包括如示例20中的装置，还包括用于识别多个注视区域的部件。示例25可以包括如示例20中的装置，还包括用于从可穿戴设备收集身体运动数据以帮助预测未来注视区域的部件。示例26可以包括如示例20中的装置，还包括用于对所述注视区域之外的分段降低所述着色率以节省功率的部件。术语“耦合”在本文中可以用来指代所讨论的组件之间的任何类型的直接或间接关系，并且可以应用于电、机械、流体、光学、电磁、机电或其他连接。另外，除非另外指出，否则术语“第一”、“第二”等在本文中可以仅用来促进讨论，并且不带有特定的时间或时序的重要性。此外，应理解的是，不定冠词“一”或“一个”带有“一个或多个”或“至少一个”的含义。如在本申请和权利要求中所使用的，通过术语“……中的一个或多个”连接的项目列表可以意指所列项目的任何组合。例如，短语“A，B或C中的一个或多个”可以表示A、B、C；A和B；A和C；B和C；或A、B和C。以上参考具体实施例描述了实施例。然而，本领域的技术人员将理解，可以对其进行各种修改和改变而不脱离如所附权利要求书中阐述的实施例的更宽泛的精神和范围。因此，前面的描述和附图被认为是说明性的而不是限制性意义的。当前第1页1 2 3