融合式存储器件及其方法与流程

本申请要求2017年11月10日提交的申请号为10-2017-0149360的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的示例性实施例涉及一种融合式存储器件(converged memory device)以及操作融合式存储器件的方法。

背景技术：

数据正在成为第四次工业革命中的重要资产，且对支持以高数据速度传输并分析大规模数据的新技术的需求正在增长。例如，随着人工智能技术、自动驾驶技术、机器人技术、医疗保健技术、虚拟现实(VR)技术、增强现实(AR)技术和智能家居技术的普及，对服务器或数据中心的需求也在增长。

传统数据中心包括在同一个设备中用于计算、连网、储存数据的资源。然而，未来的大规模数据中心可以单独构建资源，然后对资源进行合理的重构。例如，在大规模数据中心中，可以在机架层级上将资源模块化，并且可以根据其使用来重构并提供模块化的资源。因此，需要一种能够用于未来的大规模数据中心的融合式储存器件或融合式存储器件。

技术实现要素：

本公开的实施例针对一种融合式存储器件及该融合式存储器件的操作方法，该融合式存储器件用于提高安装在服务器系统或数据处理系统上的存储刀片中包括的多个存储器的处理速度并且用于降低该多个存储器的功耗。

根据本发明的一个实施例，一种融合式存储器件包括：多个存储器，其包括第一存储器和第二存储器；以及控制器，其被配置为响应于来自主机的请求而选择所述第一存储器以执行快速数据处理并选择所述第二存储器以执行正常数据处理，所述正常数据处理的数据处理速度比所述快速数据处理的数据处理速度低，其中，所述第一存储器包括：感测放大器；一个或更多个单元矩阵，其包括被设置在从所述感测放大器起比第一距离小的位置处的一个或更多个第一区域存储单元以及被设置在从所述感测放大器起比第二距离大的位置处的一个或更多个第二区域存储单元，所述第二距离比所述第一距离长；以及开关器件，其设置在所述第一区域存储单元与所述第二区域存储单元之间，以及其中，所述控制器响应于所述请求而控制开关器件以将所述第一区域存储单元耦接到所述感测放大器并且使所述第二区域存储单元与所述感测放大器去耦接。

所述多个存储器中的至少一个存储器可以包括动态随机存取存储器(DRAM)。

所述第一区域存储单元的数量等于所述第二区域存储单元的数量。

所述第一区域存储单元的数量与所述第二区域存储单元的数量不同。

所述第一存储器还可以包括输出单元，该输出单元被配置为通过数据路径依次输出来自所述第一区域存储单元的数据和来自所述第二区域存储单元的数据，并且被配置为在从所述第二区域存储单元接收到所述数据之前，输出来自所述第一区域存储单元的所述数据。

所述第一存储器还可以包括：第一放大器，其被配置为接收并放大来自所述第一区域存储单元的所述数据并将被放大的数据输出到所述输出单元；以及第二放大器，其被配置为接收并放大来自所述第二区域存储单元的所述数据并将被放大的数据输出到所述输出单元。

所述控制器可以将所述第二区域存储单元的所述数据之中的预定数据复制到所述第一区域存储单元中，以及当所述预定数据被请求时，所述控制器访问被储存在所述第一区域存储单元中与所述预定数据相对应的数据。

所述预定数据可以包括被监控的存储单元的数据，所述被监控的存储单元的数据为被频繁使用的数据。

所述请求可以包括与快速数据处理或低功耗相对应的请求。

根据本发明的另一个实施例，一种操作包括具有感测放大器和单元矩阵的存储器的融合式存储器件的方法，所述方法可以包括：从主机接收请求；以及响应于所述请求而控制被设置在一个或更多个第一区域存储单元与一个或更多个第二区域存储单元之间的开关器件，以便使所述第二区域存储单元与所述感测放大器去耦接，其中，所述开关器件、所述第一区域存储单元和所述第二区域存储单元被包括在所述单元矩阵中，所述第一区域存储单元被设置在从所述感测放大器起比第一距离小的位置处，所述第二区域存储单元被设置在从所述感测放大器起比第二距离大的位置处，所述第二距离比所述第一距离长。

所述多个存储器中的至少一个存储器可以包括动态随机存取存储器(DRAM)。

所述第一区域存储单元的数量与所述第二区域存储单元的数量不同。

所述第一区域存储单元的数量与所述第二区域存储单元的数量可以彼此不同。

所述方法还可以包括：通过数据路径依次输出来自所述第一区域存储单元的数据和来自所述第二区域存储单元的数据，其中，在接收到来自所述第二区域存储单元的所述数据之前，输出来自所述第一区域存储单元的所述数据。

所述方法还可以包括：将所述第二区域存储单元的所述数据之中的预定数据复制到所述第一区域存储单元中，以及当所述预定数据被请求时，访问被储存在所述第一区域存储单元中与所述预定数据相对应的数据。

所述预定数据包括被监控的存储单元的数据，所述被监控的存储单元的数据为被频繁使用的数据。

所述请求包括与快速数据处理或低功耗相对应的请求。

根据本发明的又一个实施例，一种存储器件包括：多个单元矩阵，其包括被设置在多个字线与多个位线之间的多个存储单元；以及多个感测放大器，其被设置在所述单元矩阵之间，其中，所述单元矩阵之中的至少一个单元矩阵包括：一个或更多个第一区域存储单元，其被设置在从感测放大器起比第一距离小的位置处；一个或更多个第二区域存储单元，其被设置在从所述感测放大器起比第二距离大的位置处，所述第二距离比所述第一距离长；以及开关器件，其被设置在所述第一区域存储单元与所述第二区域存储单元之间，所述开关器件被控制以将所述第一区域存储单元耦接到所述感测放大器并且使所述第二区域存储单元与所述感测放大器去耦接。

所述位线被耦接到所述感测放大器以具有非对称结构。

所述第一区域存储单元的数量等于所述第二区域存储单元的数量。

所述第一区域存储单元的数量与所述第二区域存储单元的数量不同。

所述存储器件还可以包括输出单元，该输出单元被配置为通过数据路径依次输出来自所述第一区域存储单元的数据和来自所述第二区域存储单元的数据，并且被配置为在完成接收来自所述第二区域存储单元的所述数据之前，输出来自所述第一区域存储单元的所述数据。

所述存储器件还可以包括：第一放大器，其被配置为接收并放大来自所述第一区域存储单元的所述数据并将被放大的数据输出到所述输出单元；以及第二放大器，其被配置为接收并放大来自所述第二区域存储单元的所述数据并将被放大的数据输出到所述输出单元。

附图说明

图1是示出数据处理系统的框图。

图2和图3示出了根据本公开的一个实施例的计算设备。

图4是示出根据本公开的一个实施例的计算刀片的框图。

图5A和图5B是示出了根据本公开的实施例的存储刀片的框图。

图6A示出了根据本公开的一个实施例的包括控制器的存储刀片。

图6B是示出根据本公开的一个实施例的由控制器执行对在存储刀片中包括的多个存储器进行分配的分配操作的流程图。

图7A至图7C示出了根据本公开的一个实施例的使用多个存储器的一部分以用于快速数据处理并使用多个存储器的其他部分以用于正常数据处理的存储刀片。

图8A和图8B示出了根据本公开的实施例的多个存储器之中用于快速数据处理的动态随机存取存储器(DRAM)。

图9示出了根据本公开的一个实施例的包括开关器件的单元矩阵。

图10示出了根据本公开的一个实施例的在具有非对称位线结构的单元矩阵中的刷新操作的波形。

图11A和图11B各自示出了根据本公开的一个实施例的具有非对称位线结构的单元矩阵。

图12A和图12B各自示出了根据本公开的一个实施例的在具有非对称位线结构的单元矩阵中的开关控制操作。

图13示出了根据本公开的一个实施例的用于具有非对称位线结构的单元矩阵的开关控制操作。

图14A和图14B示出了根据本公开的一个实施例的单元矩阵中的预提取操作。

图15A至图15D示出了根据本公开的一个实施例的单元矩阵中的克隆操作(cloning operation)。

具体实施方式

下面将参照附图来更详细地描述本公开的示例性实施例。然而，本公开可以以不同的形式来实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在各种附图和实施例中，相同的附图标记表示相同的部件。

图1是示出数据处理系统10的框图。参考图1，数据处理系统10可以包括多个计算机架(computing rack)20、管理接口30以及用于计算机架20与管理接口30之间的通信的网络40。具有这种机架级架构的数据处理系统10可以由数据中心使用以处理大规模数据。

每个计算机架20可以单独地实现一个计算设备。可选地，每个计算机架20可以与其他计算机架组合以实现一个计算设备。随后将描述计算机架20的特定结构和操作。

管理接口30可以为用户提供交互式接口以控制、支配并管理数据处理系统10。管理接口30可以使用包括以下设备中的任意一个的任意类型的计算设备来实现：计算机、多处理器系统、服务器、机架式服务器、刀片式服务器、膝上型计算机、笔记本电脑、平板电脑、可穿戴式计算设备、网络设备、web设备、分布式计算系统、基于处理器的系统、消费型电子设备等。

根据本公开的一些实施例，管理接口30可以由下述分布式系统实现：具有可以由计算机架20执行的操作功能或者具有可以由管理接口30执行的用户接口功能的分布式系统。根据本公开的其他实施例，管理接口30可以由包括通过网络40分布的多计算设备的虚拟云服务器来实现。管理接口30可以包括处理器、输入/输出子系统、存储器、数据储存器件以及通信电路。

网络40可以在计算机架20与管理接口30之间传输/接收数据，和/或在计算机架20之间传输/接收数据。网络可以由适当数量的各种有线网络和/或无线网络来实现。例如，网络40可以包括可公共访问的全球网络，诸如有线或无线局域网(LAN)、广域网(WAN)、蜂窝网和/或因特网。另外，网络40可以包括适当数量的辅助网络设备(诸如辅助计算机、路由器和交换机)。

图2示出了根据本公开的一个实施例的具有机架结构的计算设备。

参考图2，计算机架20可以包括各种形式的组成元件，并且组成元件的结构、形状和名称不受限制。例如，计算机架20可以包括多个抽屉21至29。抽屉21至29中的每个抽屉可以包括多个模块，其中每个模块可以包括多个刀片(blade)。

在本公开的各种实施例中，计算机架20可以由适当数量的计算刀片、存储刀片和/或互连刀片的组合来实现。这里，规定了计算机架20由多个刀片的组合来实现，但计算机架20也可以由诸如抽屉、模块、托盘、板、框格或单元的不同命名的元件来实现。为了便于实现，计算机架20可以具有下述结构：计算机架20的组成元件根据其功能而被分解并分类。虽然未被限制，但计算机架20可以从顶部按照分类顺序具有互连刀片、计算刀片和存储刀片的结构。计算机架20和包括计算机架20的计算设备可以被称为“机架级系统”或“分解式系统”。

在本公开的一个实施例中，计算设备可以由一个计算机架20来实现。在其他实施例中，计算设备可以由两个或更多个计算机架20的所有组成元件来实现，由两个或更多个计算机架20的部分组成元件来实现，或者由一个计算机架20的部分组成元件来实现。

在本公开的各种实施例中，计算设备可以由包括在计算机架20中的适当数量的计算刀片、存储刀片和互连刀片的组合来实现。如图2中所示，计算机架20A可以包括两个计算刀片、三个存储刀片和一个互连刀片。计算机架20B可以包括三个计算刀片、两个存储刀片和一个互连刀片。计算机架20C可以包括一个计算刀片、四个存储刀片和一个互连刀片。

尽管图2示出了计算机架20由适当数量的计算刀片、存储刀片和互连刀片来实现的情况，但计算机架20可以包括另外的可以被包括在典型服务器中的组成元件(诸如电力系统、冷却系统、输入/输出设备等)。

图3示出了根据本公开的一个实施例的计算设备100。

参考图3，计算设备100可以包括多个计算刀片200、多个存储刀片400和互连刀片300。计算刀片200可以被称为池式计算刀片或池式计算系统。类似地，存储刀片可以被称为池式存储刀片或池式存储系统。这里，规定了计算设备100由多个刀片的组合来实现，但计算设备100也可以由诸如抽屉、模块、托盘、板、框格或单元的不同命名的元件来实现。

每个计算刀片200可以包括一个或更多个处理元件，诸如处理器、处理/控制电路、中央处理单元(CPU)等。

每个存储刀片400可以包括一个或更多个存储器(诸如易失性存储器、非易失性存储器或其组合)。例如，每个存储刀片400可以包括动态随机存取存储器(DRAM)、快闪存储器、存储卡、硬盘驱动器(HDD)、固态驱动器(SDD)或其组合。

每个存储刀片400可以由包括在每个计算刀片200中的一个或更多个处理元件来划分、分配或指定，并且被包括在每个计算刀片200中的一个或更多个处理元件使用。另外，每个存储刀片400可以储存由计算刀片200使其初始化和/或运行的一个或更多个操作系统(OS)。

互连刀片300可以包括通信电路、通信设备或其组合，其可以由包括在每个计算刀片200中的一个或更多个处理元件来划分、分配或指定，并且被包括在每个计算刀片200中的一个或更多个处理元件使用。例如，互连刀片300可以由任意数量的网络接口端口、接口卡或接口交换机来实现。互连刀片300可以使用与一种或更多种有线通信技术相关的协议以用于通信。例如，互连刀片300可以基于诸如PCIe(外围组件互连快速)、QPI(快速通道互连)、以太网等协议中的一种或更多种协议来支持计算刀片200与存储刀片400之间的通信。

图4是示出根据本公开的一个实施例的计算刀片200的框图。

参考图4，计算刀片200可以包括一个或更多个中央处理单元(CPU)210、一个或更多个局部存储器220以及输入/输出(I/O)接口230。

CPU 210可以划分、分配或指定图3中示出的多个存储刀片400之中的要被使用的一个或更多个存储刀片。另外，CPU 210可以使一个或更多个存储刀片初始化，并且对一个或更多个存储刀片执行数据读取操作和/或数据写入(即，编程)操作。

局部存储器220可以储存数据以执行CPU 210的操作。在本公开的各种实施例中，局部存储器220可以与CPU 210一一对应。

输入/输出接口230可以通过图3的互连刀片300来支持CPU 210与存储刀片400之间的交互。输入/输出接口230可以使用与一种或更多种有线通信技术相关的协议，将来自CPU 210的数据输出并传输到互连刀片300，并且接收从互连刀片300输入到CPU 210的数据。例如，输入/输出接口230可以使用诸如PCIe(外围组件互连快速)、QPI(快速通道互连)、以太网等协议中的一种或更多种协议来支持CPU 210与互连刀片300之间的通信。

图5A和图5B是示出了根据本公开的实施例的存储刀片的框图。

参考图5A，存储刀片400可以包括控制器410和多个存储器420。在控制器410的控制下，存储器420可以将数据储存在(或者写入)其中，并且输出(或读出)所储存的数据。存储器420可以包括第一存储器组420A、第二存储器组420B和第三存储器组420C。第一存储器组420A、第二存储器组420B和第三存储器组420C中的每个存储器组可以包括大量存储器。第一存储器组420A、第二存储器组420B和第三存储器组420C可以具有相同的特性或不同的特性。根据本公开的各种实施例，第一存储器组420A、第二存储器组420B和第三存储器组420C可以包括在储存容量或延时方面具有相同特性的存储器或具有不同特性的存储器。

参考图5B，第一存储器组420A、第二存储器组420B和第三存储器组420C中的每个存储器组可以包括动态随机存取存储器(DRAM)。

返回参考图5A，控制器410可以包括数据控制器510、存储器控制器MC 520A至520C以及输入/输出(I/O)接口530。

数据控制器510可以控制在存储器420与图3的计算刀片200之间被传送/接收的数据。例如，响应于写入请求或命令，数据控制器510可以从计算刀片200接收用于写入操作的数据，并且可以控制将数据写入存储器420之中的对应存储器中的写入操作。在读取操作中，响应于读取请求或命令，数据控制器510可以读出储存在存储器420之中的特定存储器中的数据，并且控制将所读取的数据输出到计算刀片200之中的对应计算刀片的读取操作。

存储器控制器MC 520A至520C可以设置在数据控制器510与存储器420之间，并且支持数据控制器510与存储器420之间的交互。存储器控制器MC 520A至520C可以包括第一存储器控制器iMC0 520A、第二存储器控制器iMC1 520B和第三存储器控制器iMC2 520C，其中第一存储器控制器iMC0 520A、第二存储器控制器iMC1 520B和第三存储器控制器iMC2 520C分别与被包括在存储器420中的第一存储器组420A、第二存储器组420B和第三存储器组420C相对应。第一存储器控制器iMC0 520A可以设置在数据控制器510与第一存储器组420A之间，并且支持数据控制器510与第一存储器组420A之间的数据传送/接收。第二存储器控制器iMC1 520B可以设置在数据控制器510与第二存储器组420B之间，并且支持数据控制器510与第二存储器组420B之间的数据传送/接收。第三存储器控制器iMC2 520C可以设置在数据控制器510与第三存储器组420C之间，并且支持数据控制器510与第三存储器组420C之间的数据传送/接收。这里，虽然示出了控制器410包括三个存储器控制器(即，第一存储器控制器iMC0 520A、第二存储器控制器iMC1 520B和第三存储器控制器iMC2 520C)的情况，但当第一存储器组420A、第二存储器组420B和第三存储器组420C包括动态随机存取存储器(DRAM)(如图5B所示)时，控制器410可以包括单个存储器控制器。

输入/输出接口530可以通过图3的互连刀片300来支持数据控制器510与计算刀片200之间的交互。输入/输出接口530可以使用与有线通信技术相关的一种或更多种协议，将来自数据控制器510的读取数据传送到互连刀片300，并且将来自互连刀片300的写入数据传送到数据控制器510。例如，输入/输出接口530可以基于诸如外围组件互连快速(PCIe)、快速通道互连(QPI)、以太网等协议中的一种或更多种协议来支持数据控制器510与互连刀片300之间的通信。

如上所述，数据处理系统或服务器系统可以具有下述结构：其中多个刀片(即，计算刀片以及存储刀片/储存刀片)被有区别地安装在单元机架上。这里，一个存储刀片可以是融合式存储器件或池式存储器，其中根据所需特性而融合相同或不同的存储器。例如，需要快速数据处理的存储刀片可以包括多个DRAM。本公开的以下实施例提出了一种分配适合于请求的存储器的方法，以便在包括融合式存储器件的系统中在速度和功率方面改善存储器特性。

换言之，在服务器系统或数据处理系统中，根据各种应用或用户需求而出现存储器资源请求，并且根据请求而适当地分配存储器。因此，存储器件应该将用于存储器分配的功能和操作条件最优化。简而言之，需要改变存储器的特性(诸如存储器容量、操作速度和功耗)，并使其最优化。本公开的以下实施例提出了下述方法：根据请求而动态操作被包括在融合式存储器件中作为快速存储器或正常存储器的存储器。例如，当存储器为动态随机存取存储器(DRAM)时，被包括在DRAM中的存储单元可以通过被分类为快速存储单元或正常存储单元而动态操作。可以通过使用开关器件控制位线来执行将存储单元分类为快速存储单元或正常存储单元的操作。根据本公开的各种实施例，可以根据所需的操作速度和功耗而将开关器件适当地设置在存储器中。另外，可以使用克隆单元。根据本公开的各种实施例，可以通过动态操作被包括在融合式存储器件中的作为快速存储器或正常存储器的存储器来有效处理各种应用。另外，本公开的实施例可以改进融合式存储器件的操作速度和功耗。此外，本公开的实施例可以通过根据请求而动态操作被分配的存储器而不是通过分配新存储器来改善系统性能。

图6A示出了根据本公开的一个实施例的包括控制器的存储刀片。

参考图6A，存储刀片400可以包括控制器410和存储器420。根据本公开的各种实施例，每个存储器420可以是DRAM。控制器410可以从图3中示出的计算刀片200之中的一个计算刀片接收请求，从存储器420中选择存储器，并且分配选中的存储器以处理所接收的请求。控制器410可以分配存储器420以便提高DRAM的处理速度并减少功耗。功耗包括在DRAM的刷新操作期间的功耗。

根据本公开的各种实施例，控制器410可以选择并分配存储器420之中的一些DRAM作为用于以高速处理数据的快速DRAM，并且选择并分配存储器420之中的其他DRAM作为用于以正常速度处理数据的正常DRAM。在一个实施例中，在步骤610中，控制器410可以分配DRAM 420使得正常DRAM的数量与快速DRAM的数量变得相同。例如，当步骤S610完成时，正常DRAM的数量与快速DRAM的数量的比例为1﹕1。在另一个实施例中，控制器410可以分配DRAM 420使得正常DRAM的数量与快速DRAM的数量不相同。例如，在步骤620中，控制器410可以分配DRAM 420使得正常DRAM的数量与快速DRAM的数量的比例为1﹕1/4，或者在步骤630中，控制器410可以分配DRAM 420使得正常DRAM的数量与快速DRAM的数量的比例为1﹕1/8。根据本公开的各种实施例，控制器410可以根据所接收的请求而动态选择并分配DRAM 420之中的快速DRAM和正常DRAM。换言之，代替将DRAM 420分配成固定数量的快速DRAM和固定数量的正常DRAM，控制器410可以以下述的方式分配DRAM 420：当所接收的请求需要快速处理和低功耗时，增大被分配的快速DRAM的数量。当未接收到该请求或者请求指定其他要求时，控制器410可以以下述的方式分配DRAM 420：减小被分配的快速DRAM的数量或被分配的快速DRAM的数量变为零(0)。

图6B是示出根据本公开的一个实施例的分配存储刀片中的存储器的操作的流程图。例如，图6A中示出的控制器410可以将被包括在存储刀片400中的DRAM 420动态分配为快速DRAM和正常DRAM。

参考图6B，控制器410可以在步骤660中接收请求，并且在步骤670中判断所接收的请求是否需要快速处理和低功耗。根据本公开的各种实施例，请求可以是来自于被包括在图3中示出的计算刀片200之中的一个计算刀片中的处理元件的请求。在另一个实施例中，请求可以是来自于单个主机的请求。由于主机可以包括单个计算刀片或多个计算刀片，因此为了便于说明，下文中将基于请求来自于主机这个假设来描述本公开。

当确定了所接收的请求需要快速处理和低功耗时，在步骤681和步骤682中，控制器410可以选择并分配DRAM 420之中用于高速处理所接收的请求的快速DRAM。根据对快速处理和低功耗的需要程度，控制器410可以在步骤681中以快速DRAM的数量变为“高”的方式来分配快速DRAM，或者在步骤682中以快速DRAM的数量变为“中”或变为“低”的方式来分配快速DRAM。

当确定了所接收的请求不需要快速处理和低功耗时，在步骤683中，控制器410可以选择并分配DRAM 420之中用于处理所接收的请求的正常DRAM。换言之，在这种情况下，控制器410可以不分配快速DRAM。因此，被分配的快速DRAM的数量变成零(0)。

如上所述，图6B示出了其中需要快速数据处理和低功耗的情况被划分成“高”、“中”和“低”三种情况的实施例。在这三种情况中的每个情况下，控制器410可以分配不同数量的快速DRAM。然而，实施例不限于此。例如，需要快速数据处理和低功耗的情况的数量可以被适当地调整，并且分配给这些情况中的每个情况的快速DRAM的数量可以按照这些情况的数量而进行改变。

图7A至图7C示出了根据本公开的一个实施例的使用多个存储器中的第一存储器组以用于快速数据处理并且使用多个存储器中的第二存储器组以用于正常数据处理的存储刀片700。尽管多个存储器被包括在一个存储刀片700中的结构在这里用作示例，但在本公开的其他示例中，多个存储器可以被包括在一个存储模块、抽屉或机架单元中。

参考图7A和图7B，存储刀片700可以包括多个DRAM 710。如上参考图6A和图6B所述，DRAM 710可以被控制器(例如，图6A中的控制器410)划分成正常DRAM和快速DRAM。数据730可以被划分成正常数据730A和快速数据730B。正常数据730A在正常DRAM与数据路径(未示出)之间被传送/接收，而快速数据730B在快速DRAM与数据路径之间被传送/接收。换言之，DRAM 710可以输出正常数据或快速数据。存储刀片700还可以包括局部存储缓冲器(MB)720和地址缓冲器745。局部存储缓冲器720暂时地储存在DRAM 710与数据路径之间被传送/接收的数据，而地址缓冲器745储存要被应用于局部存储缓冲器720的地址。

参考图7C，存储刀片700可以通过多个通道(例如，通道A和通道B)来与主机处理器(例如，图3的计算刀片200)组合。通道A可以包括用于正常数据输入/输出(I/O)的路径760A和用于快速数据输入/输出(I/O)的路径760B。同样地，通道B可以包括用于正常数据输入/输出(I/O)的路径770A和用于快速数据输入/输出(I/O)的路径770B。

根据本公开的上述实施例，存储刀片中的DRAM可以根据请求而动态执行正常数据输出或快速数据输出。因此，本公开的实施例能够通过选择并分配适当的DRAM来提高操作速度并改善系统性能，这些适当的DRAM适用于处理应该被快速处理并输出快速数据的紧急请求。此外，本公开的实施例能够检测DRAM的刷新特性并根据请求而适当地使用它们。可以通过为DRAM提供位线开关器件并控制位线开关器件来选择并分配用于输出快速数据的DRAM，这将在下面来描述。

图8A和图8B示出了根据本公开的实施例的多个存储器之中用于快速数据处理的动态随机存取存储器(DRAM)。为了便于说明，图8A示出了与包括在DRAM中的感测放大器(SA)组合的单个位线。图8B示出了与DRAM中的感测放大器(SA)组合的一对位线(其具有非对称位线结构)。

参考图8A，DRAM可以包括第一单元矩阵CM1、第二单元矩阵CM2和感测放大器(SA)80。感测放大器80设置在第一单元矩阵CM1与第二单元矩阵CM2之间。第一单元矩阵CM1的存储单元、感测放大器80及第二单元矩阵CM2的存储单元可以耦接到单个位线BL。

在第一单元矩阵CM1中，存储单元分别耦接在位线BL与多个字线WL0至WL3之间。包括在第一单元矩阵CM1中的存储单元可以被划分成下存储单元CM1D和上存储单元CM1U。下存储单元CM1D设置在从感测放大器80起比第一距离小并且相对靠近感测放大器80的位置处，而上存储单元CM1U设置在从感测放大器80起比第二距离大并且离感测放大器80相对较远的位置处。第二距离比第一距离长。开关器件SW 810可以设置在上存储单元CM1U与下存储单元CM1D之间。开关器件SW 810可以通过图6A中示出的控制器410而被导通或关断。

当开关器件SW 810被导通时，上存储单元CM1U和下存储单元CM1D彼此耦接，且第一单元矩阵CM1的存储单元CM1U和存储单元CM1D可以用作正常存储单元。另一方面，当开关器件SW 810被关断时，上存储单元CM1U与下存储单元CM1D断开，且第一单元矩阵CM1可以用作快速存储单元。当上存储单元CM1U与下存储单元CM1D断开时，位线BL可以不承受来自上存储单元CM1U的任何负载。因此，可以使下存储单元CM1D的数据处理速度增加，并且可以使第一单元矩阵CM1的操作电流或功耗减小。结果，当开关器件SW 810被关断时，第一单元矩阵CM1能够用作快速存储单元。

在第二单元矩阵CM2中，存储单元分别耦接在位线BL与字线WL0至WL3之间。第二单元矩阵CM2中的存储单元可以被划分成下存储单元CM2D和上存储单元CM2U。下存储单元CM2D设置在从感测放大器80起比第二距离大并且离感测放大器80相对较远的位置处。上存储单元CM2U设置在从感测放大器80起比第一距离小并且相对靠近感测放大器80的位置处。开关器件SW 820可以设置在上存储单元CM2U与下存储单元CM2D之间。开关器件SW 820可以通过图6A中示出的控制器410而被导通或关断。

当开关器件SW 820被导通时，上存储单元CM2U和下存储单元CM2D彼此耦接，且第二单元矩阵CM2的存储单元CM2U和存储单元CM2D可以用作正常存储单元。另一方面，当开关器件SW 820被关断时，下存储单元CM2D与上存储单元CM2U断开，且第二单元矩阵CM2可以用作快速存储单元。当下存储单元CM2D与上存储单元CM2U断开时，位线BL可以不承受来自下存储单元CM2D的任何负载。因此，可以使上存储单元CM2U的数据处理速度增加，并且可以使第二单元矩阵CM2的操作电流或功耗减小。结果，当开关器件SW 820被关断时，第二单元矩阵CM2能够用作快速存储单元。

参考图8B，就图8B中示出的方向而言，DRAM可以包括第一单元矩阵CM1、第二单元矩阵CM2、设置在第一单元矩阵CM1与第二单元矩阵CM2之间的感测放大器(SA)80-12、设置在第一单元矩阵CM1之上的感测放大器(SA)80-01以及设置在第二单元矩阵CM2之下的感测放大器(SA)80-23。第一单元矩阵CM1的存储单元的一部分(例如，右侧存储单元)可以通过位线BL1耦接到感测放大器80-12。第二单元矩阵CM2的存储单元的一部分(例如，右侧存储单元)可以通过位线BL1耦接到感测放大器80-12。第一单元矩阵CM1的存储单元的另一部分(例如，左侧存储单元)可以通过位线BL2耦接到感测放大器80-01。第二单元矩阵CM2的存储单元的另一部分(例如，左侧存储单元)可以通过位线BL2耦接到感测放大器80-23。在感测放大器80-12的情况下，位线BL1和位线BL2可以是一对位线BL和BLB(或/BL)。在感测放大器80-01的情况下，位线BL2和位线BL1可以是一对位线BL和BLB(或/BL)。在感测放大器80-23的情况下，位线BL2和位线BL1可以是一对位线BL和BLB(或/BL)。

在第一单元矩阵CM1中，每个右侧存储单元耦接在字线WL0至WL3中的每个字线与位线BL1之间，每个左侧存储单元耦接在字线WL0至WL3中的每个字线与位线BL2之间。

第一单元矩阵CM1中的耦接到位线BL1的右侧存储单元可以被划分成下右侧存储单元CM1D和上右侧存储单元CM1U。下右侧存储单元CM1D设置在从感测放大器80-12起比第一距离小并且相对靠近感测放大器80-12的位置处。上右侧存储单元CM1U设置在从感测放大器80-12起比第二距离大并且离感测放大器80-12相对较远的位置处。第二距离比第一距离长。开关器件SW 811可以设置在上右侧存储单元CM1U与下右侧存储单元CM1D之间。开关器件SW 811可以通过图6A中示出的控制器410而被导通或关断。

当开关器件SW 811被导通时，上右侧存储单元CM1U与下右侧存储单元CM1D彼此耦接。第一单元矩阵CM1的右侧存储单元可以用作正常存储单元。另一方面，当开关器件SW 811被关断时，上右侧存储单元CM1U与下右侧存储单元CM1D断开，且第一单元矩阵CM1的右侧存储单元可以用作快速存储单元。当上右侧存储单元CM1U与下右侧存储单元CM1D断开时，位线BL1可以不承受来自上右侧存储单元CM1U的任何负载。因此，可以使耦接到位线BL1的下右侧存储单元CM1D的数据处理速度增加，并且可以使第一单元矩阵CM1的右侧存储单元的操作电流或功耗减小。结果，当开关器件SW 811被关断时，第一单元矩阵CM1中的耦接到位线BL1的右侧存储单元能够用作快速存储单元。

第一单元矩阵CM1中的耦接到位线BL2的左侧存储单元可以被划分成上左侧存储单元CM1U和下左侧存储单元CM1D。上左侧存储单元CM1U设置在从感测放大器80-01起比第三距离小并且相对靠近感测放大器80-01的位置处，而下左侧存储单元CM1D设置在从感测放大器80-01起比第四距离大并且离感测放大器80-01相对较远的位置处。第四距离比第三距离长。开关器件SW 812可以设置在上左侧存储单元CM1U与下左侧存储单元CM1D之间。开关器件SW 812可以通过图6A中示出的控制器410而被导通或关断。

当开关器件SW 812被导通时，耦接到位线BL2的上左侧存储单元CM1U和下左侧存储单元CM1D彼此耦接，且第一单元矩阵CM1中的耦接到位线BL2的左侧存储单元可以用作正常存储单元。另一方面，当开关器件SW 812被关断时，下左侧存储单元CM1D与上左侧存储单元CM1U断开，且第一单元矩阵CM1中的左侧存储单元可以用作快速存储单元。当下左侧存储单元CM1D与上左侧存储单元CM1U断开时，位线BL2可以不承受来自下左侧存储单元CM1D的任何负载。因此，可以使上左侧存储单元CM1U的数据处理速度增加，并且可以使第一单元矩阵CM1的左侧存储单元的操作电流或功耗减小。结果，当开关器件SW 812被关断时，第一单元矩阵CM1的左侧存储单元能够用作快速存储单元。

第二单元矩阵CM2的右侧存储单元可以被划分成上右侧存储单元CM2U和下右侧存储单元CM2D。上右侧存储单元CM2U设置在从感测放大器80-12起比第一距离小并且相对靠近感测放大器80-12的位置处。下右侧存储单元CM2D设置在从感测放大器80-12起比第二距离大并且离感测放大器80-12相对较远的位置处。开关器件SW 821可以设置在上右侧存储单元CM2U与下右侧存储单元CM2D之间。开关器件SW 821可以通过图6A中示出的控制器410而被导通或关断。

当开关器件SW 821被导通时，上右侧存储单元CM2U与下右侧存储单元CM2D彼此耦接，且第二单元矩阵CM2的右侧存储单元可以用作正常存储单元。另一方面，当开关器件SW 821被关断时，下右侧存储单元CM2D与上右侧存储单元CM2U断开，且第二单元矩阵CM2的右侧存储单元可以用作快速存储单元。当下右侧存储单元CM2D与上右侧存储单元CM2U断开时，位线BL1可以不承受来自下右侧存储单元CM2D的任何负载。因此，可以使上右侧存储单元CM2U的数据处理速度增加，并且可以使第二单元矩阵CM2的右侧存储单元的操作电流或功耗减小。结果，当开关器件SW 821被关断时，第二单元矩阵CM2的右侧存储单元能够用作快速存储单元。

第二单元矩阵CM2中的耦接到位线BL2的左侧存储单元可以被划分成下左侧存储单元CM2D和上左侧存储单元CM2U。下左侧存储单元CM2D设置在从感测放大器80-23起比第三距离小并且相对靠近感测放大器80-23的位置处。上左侧存储单元CM2U设置在从感测放大器80-23起比第四距离大并且离感测放大器80-23相对较远的位置处。开关器件SW 822可以设置在上左侧存储单元CM2U与下左侧存储单元CM2D之间。开关器件SW 822可以通过图6A中示出的控制器410而被导通或关断。

当开关器件SW 822被导通时，上左侧存储单元CM2U与下左侧存储单元CM2D彼此耦接，且第二单元矩阵CM2的左侧存储单元可以用作正常存储单元。另一方面，当开关器件SW 822被关断时，上左侧存储单元CM2U与下左侧存储单元CM2D断开，且第二单元矩阵CM2的左侧存储单元可以用作快速存储单元。当上左侧存储单元CM2U与下左侧存储单元CM2D断开时，位线BL2可以不承受来自上左侧存储单元CM2U的任何负载。因此，可以使下左侧存储单元CM2D的数据处理速度增加，并且可以使第二单元矩阵CM2的左侧存储单元的操作电流或功耗减小。结果，当开关器件SW 822被关断时，第二单元矩阵CM2的左侧存储单元能够用作快速存储单元。

根据本公开的上述实施例，融合式存储器件可以包括多个存储器和控制器。在融合式存储器件中的存储器之中的至少一个存储器可以包括感测放大器和至少一个单元矩阵。单元矩阵包括至少一个第一区域存储单元、至少一个第二区域存储单元和开关器件。第一区域存储单元设置在从感测放大器起比第一距离小的位置处，而第二区域存储单元设置在从感测放大器起比第二距离大的位置处，其中第二距离比第一距离长。开关器件设置在第一区域存储单元与第二区域存储单元之间。至少一个存储器可以包括动态随机存取存储器(DRAM)。

上文描述的融合式存储器件的操作方法可以包括从主机接收请求以及以下述的方式控制设置在第一区域存储单元与第二区域存储单元之间的开关器件：第一区域存储单元耦接到感测放大器，而第二区域存储单元响应于请求而选择性地与感测放大器去耦接。

在本公开的各种实施例中，第一区域存储单元的数量与第二区域存储单元的数量可以相同或不同。

在本公开的各种实施例中，融合式存储器件的操作方法还可以包括：通过数据路径依次输出来自第一区域存储单元的数据和来自第二区域存储单元的数据。在接收到来自第二区域存储单元的数据之前，可以输出来自第一区域存储单元的数据。

在本公开的各种实施例中，融合式存储器件的操作方法还可以包括：将用于第二区域存储单元的数据之中的预定数据迁移到第一区域存储单元中并且对所迁移的数据进行克隆；以及当预定数据被请求时访问第一区域存储单元中的被克隆的数据。

在本公开的各种实施例中，预定数据可以包括被频繁使用的数据(也可以被称为“热数据”)。

在本公开的各种实施例中，请求可以包括与快速处理或低功耗相对应的请求。

图9示出了根据本公开的一个实施例的包括开关器件的单元矩阵。

参考图9，单元矩阵可以包括近段单元(near segment cell)920和远段单元(far segment cell)930。近段单元920设置得相对靠近感测放大器910，而远段单元930设置得离感测放大器910相对较远。隔离晶体管940可以设置在近段单元920与远段单元930之间。隔离晶体管940可以通过图6A中示出的控制器410而被导通或关断。

当隔离晶体管940被导通时，远段单元930和近段单元920彼此耦接，且单元矩阵中的单元可以用作正常存储单元。当隔离晶体管940被关断时，远段单元930与近段单元920断开，且单元矩阵中的存储单元可以用作快速存储单元。

隔离晶体管940可以执行使远段单元930与近段单元920耦接或去耦接的导通操作或关断操作。隔离晶体管940可以是图8A和图8B中示出的开关器件810、811、812、820、821和822之内的组成元件。

图10示出了根据本公开的一个实施例的具有非对称位线结构的单元矩阵中的操作的波形。例如，图10示出了与单元矩阵具有非对称位线结构(如图8B中所示)的情况相对应的刷新操作的波形。

参考图10，当设置在一对位线BL和BLB(或/BL)中的位线BLB上的开关器件被关断时，位线BLB的负载可以被移除或减小。在这种情况下，耦接到位线BL的刷新存储单元可以执行恢复操作。这里，感测放大器可以执行感测与放大操作，而对位线BLB的负载没有影响。例如，参考图8B，当对第一单元矩阵CM1中耦接到位线BL1的右侧存储单元执行刷新操作时，如果开关器件SW 812被关断，则感测放大器80-12可以执行感测与放大操作，而对位线BL2的负载没有影响。

如上所述，根据本公开的实施例，位置相对靠近感测放大器的近存储单元与位置离感测放大器相对较远的远存储单元可以通过多个DRAM之中的DRAM中所包括的单元矩阵中的开关器件而彼此耦接或彼此去耦接，所述多个DRAM可以被包括在融合式存储器件(诸如存储刀片)中。当远存储单元与近存储单元去耦接时，可以提高单元矩阵的处理速度，并且可以减小单元矩阵的刷新功率。因此，可以改善融合式存储器件的性能。

图11A示出了根据本公开的一个实施例的具有非对称位线结构的DRAM的单元矩阵。

参考图11A，DRAM可以包括第一单元矩阵CM1、第二单元矩阵CM2、第三单元矩阵CM3、感测放大器SA1、SA3和SA5以及感测放大器SA0、SA2和SA4。感测放大器SA1、SA3和SA5设置在第一单元矩阵CM1与第二单元矩阵CM2之间，而感测放大器SA0、SA2和SA4设置在第二单元矩阵CM2与第三单元矩阵CM3之间。

第一单元矩阵CM1可以包括：多个下存储单元CM1D，其设置在多个字线SWL0至SWL3与位线之间；以及多个上存储单元CM1U，其设置在多个字线SWL5至SWL7与位线之间。第一单元矩阵CM1还可以包括设置在第一单元矩阵CM1的中心部分的第一开关器件SW1。第一开关器件SW1可以耦接到上存储单元CM1U与下存储单元CM1D之间的位线。在一个实施例中，上存储单元CM1U的数量与下存储单元CM1D的数量可以相同。第一开关器件SW1可以使上存储单元CM1U与下存储单元CM1D耦接或去耦接。

在第一单元矩阵CM1中，耦接到感测放大器SA1的右侧存储单元可以被划分成下右侧存储单元CM1D和上右侧存储单元CM1U，其中，下右侧存储单元CM1D设置在相对靠近感测放大器SA1的位置处，而上右侧存储单元CM1U设置在离感测放大器SA1相对较远的位置处。耦接到感测放大器SA1的右侧存储单元之中的下右侧存储单元CM1D和上右侧存储单元CM1U可以通过第一开关器件SW1中对应的一个开关器件而彼此隔离。

在第一单元矩阵CM1中，耦接到感测放大器SA3的右侧存储单元可以被划分成下右侧存储单元CM1D和上右侧存储单元CM1U，其中，下右侧存储单元CM1D设置在相对靠近感测放大器SA3的位置处，而上右侧存储单元CM1U设置在离感测放大器SA3相对较远的位置处。下右侧存储单元CM1D和上右侧存储单元CM1U可以通过第一开关器件SW1中对应的一个开关器件而彼此隔离。

在第一单元矩阵CM1中，耦接到感测放大器SA5的右侧存储单元可以被划分成下右侧存储单元CM1D和上右侧存储单元CM1U，其中，下右侧存储单元CM1D设置得相对靠近感测放大器SA5，而上右侧存储单元CM1U设置得离感测放大器SA5相对较远。下右侧存储单元CM1D和上右侧存储单元CM1U可以通过第一开关器件SW1中对应的一个开关器件而彼此隔离。

第二单元矩阵CM2可以包括：多个上存储单元CM2U，其设置在字线SWL0至SWL3与位线之间；以及多个下存储单元CM2D，其设置在字线SWL4至SWL7与位线之间。第二单元矩阵CM2还可以包括设置在第二单元矩阵CM2的中心部分的第二开关器件SW2。第二开关器件SW2可以耦接到上存储单元CM2U与下存储单元CM2D之间的位线，其中，上存储单元CM2U的数量与下存储单元CM2D的数量可以相同。第二开关器件SW2可以使上存储单元CM2U与下存储单元CM2D耦接或去耦接。

在第二单元矩阵CM2中，耦接到感测放大器SA1的右侧存储单元可以被划分成上右侧存储单元CM2U和下右侧存储单元CM2D，其中，上右侧存储单元CM2U设置得相对靠近感测放大器SA1，而下右侧存储单元CM2D设置得离感测放大器SA1相对较远。上右侧存储单元CM2U和下右侧存储单元CM2D可以通过第二开关器件SW2中对应的一个开关器件而彼此隔离。

在第二单元矩阵CM2中，耦接到感测放大器SA3的右侧存储单元可以被划分成上右侧存储单元CM2U和下右侧存储单元CM2D，其中，上右侧存储单元CM2U设置在相对靠近感测放大器SA3的位置处，而下右侧存储单元CM2D设置在离感测放大器SA3相对较远的位置处。上右侧存储单元CM2U和下右侧存储单元CM2D可以通过第二开关器件SW2中对应的一个开关器件而彼此隔离。

在第二单元矩阵CM2中，耦接到感测放大器SA5的右侧存储单元可以被划分成上右侧存储单元CM2U和下右侧存储单元CM2D，其中，上右侧存储单元CM2U设置得相对靠近感测放大器SA5，而下右侧存储单元CM2D设置得离感测放大器SA5相对较远。上右侧存储单元CM2U和下右侧存储单元CM2D可以通过第二开关器件SW2中对应的一个开关器件而彼此隔离。

在第二单元矩阵CM2中，耦接到感测放大器SA0的左侧存储单元可以被划分成下左侧存储单元CM2D和上左侧存储单元CM2U，其中，下左侧存储单元CM2D设置得相对靠近感测放大器SA0，而上左侧存储单元CM2U设置得离感测放大器SA0相对较远。下左侧存储单元CM2D和上左侧存储单元CM2U可以通过第二开关器件SW2中对应的一个开关器件而彼此耦接。

在第二单元矩阵CM2中，耦接到感测放大器SA2的左侧存储单元可以被划分成下左侧存储单元CM2D和上左侧存储单元CM2U，其中，下左侧存储单元CM2D设置得相对靠近感测放大器SA2，而上左侧存储单元CM2U设置得离感测放大器SA2相对较远。下左侧存储单元CM2D和上左侧存储单元CM2U可以通过第二开关器件SW2中对应的一个开关器件而彼此耦接。

在第二单元矩阵CM2中，耦接到感测放大器SA4的左侧存储单元可以被划分成下左侧存储单元CM2D和上左侧存储单元CM2U，其中，下左侧存储单元CM2D设置得相对靠近感测放大器SA4，而上左侧存储单元CM2U设置得离感测放大器SA4相对较远。下左侧存储单元CM2D和上左侧存储单元CM2U可以通过第二开关器件SW2中对应的一个开关器件而彼此耦接。

开关器件SW1和开关器件SW2可以在图6A中示出的控制器410的控制下被导通或关断。当字线被使能且感测放大器被使能时，控制器410可以基于地址信息来检测被使能的字线的位置，并且可以基于检测到的被使能的字线的位置来控制开关器件SW1和开关器件SW2。当通过控制开关器件SW1和开关器件SW2使设置得离感测放大器相对较远的存储单元与感测放大器去耦接时，去耦接的存储单元不被视为负载目标。这样，设置得靠近感测放大器的存储单元可以因Cb/Cs比例的提高而获得提高的Delta-V，并且可以因在感测放大器被使能时发生的负载的减少而获得提高的操作速度和减少的操作电流消耗。

例如，当第二单元矩阵CM2的字线SWL1被使能时，感测放大器SA1、SA3和SA5可以感测近存储单元CM2U，并且通过控制开关器件SW2，感测放大器SA1、SA3和SA5可以不加载与近存储单元CM2U去耦接的远存储单元CM2D。因此，近存储单元CM2U可以因位线负载的减小而获得更高的Delta-V、提高的操作速度和减少的操作电流消耗。相反，当第二单元矩阵CM2的字线SWL1被使能时，感测放大器SA0、SA2和SA4和下存储单元CM2D在远离字线SWL1的区域中，且下存储单元CM2D与上存储单元CM2U之间的耦接可以通过开关器件SW2而被维持。简而言之，被使能的存储单元的整个组的一半可以成为设置得靠近感测放大器的近存储单元，而该组的另一半可以成为设置得远离感测放大器的远存储单元。

因此，当在一个DRAM芯片中执行操作(诸如读取操作、写入操作、访问操作或刷新操作)时，存储单元的整个组的一半可以具有提高的操作速度，因此它们的功耗可以减少。换言之，通过适当地控制设置在整个存储单元的上一半与整个存储单元的下一半之间的开关器件，可以提高设置得靠近感测放大器的近存储单元的操作速度并改善设置得靠近感测放大器的近存储单元的功耗。因此，如果控制器能够在融合式存储器件(诸如池式存储器)中适当地分配存储器，则考虑到上述内容，可以改善包括融合式存储器件的系统的总体性能。另外，会集具有非对称位线结构的DRAM的融合式存储器件可以通过调整快速DRAM的数量和正常DRAM的数量来将DRAM划分为快速DRAM和正常DRAM，并且可以将DRAM用作虚拟存储器。

图11B示出了根据本公开的一个实施例的具有非对称位线结构的DRAM的单元矩阵。

参考图11B，DRAM可以包括第一单元矩阵CM1、第二单元矩阵CM2、第三单元矩阵CM3、感测放大器SA1、SA3和SA5以及感测放大器SA0、SA2和SA4。感测放大器SA1、SA3和SA5设置在第一单元矩阵CM1与第二单元矩阵CM2之间。感测放大器SA0、SA2和SA4设置在第二单元矩阵CM2与第三单元矩阵CM3之间。

第一单元矩阵CM1可以包括：多个下存储单元CM1D，其设置在多个字线SWL0和SWL1与位线之间；多个中央存储单元CM1C，其设置在多个字线SWL2至SWL5与位线之间；以及多个上存储单元(未示出)。第一单元矩阵CM1还可以包括设置在中央存储单元CM1C与下存储单元CM1D之间的开关器件SW12。例如，开关器件SW12可以设置在从感测放大器SA1、SA3和SA5起的第一单元矩阵CM1的1/4位置处。即，开关器件SW12可以设置在从感测放大器SA1、SA3和SA5到第一单元矩阵CM1的顶部的距离的1/4处。开关器件SW12可以耦接到中央存储单元CM1C与下存储单元CM1D之间的位线，以使中央存储单元CM1C与下存储单元CM1D耦接或去耦接。

第二单元矩阵CM2可以包括：多个上存储单元CM2U，其设置在多个字线SWL0和SWL1与位线之间；多个中央存储单元CM2C，其设置在多个字线SWL2至SWL5与位线之间；以及多个下存储单元CM2D，其设置在多个字线SWL6和SWL7与位线之间。第二单元矩阵CM2还可以包括设置在上存储单元CM2U与中央存储单元CM2C之间的开关器件SW21以及设置在中央存储单元CM2C与下存储单元CM2D之间的开关器件SW22。

例如，开关器件SW21可以设置在从感测放大器SA1、SA3和SA5起的第二单元矩阵CM2的1/4位置处，而开关器件SW22可以设置在从感测放大器SA0、SA2和SA4起的第二单元矩阵CM2的1/4位置处。开关器件SW21可以耦接到上存储单元CM2U与中央存储单元CM2C之间的位线，其中，上存储单元CM2U的数量与中央存储单元CM2C的数量彼此不同。开关器件SW21可以使上存储单元CM2U与中央存储单元CM2C耦接或去耦接。开关器件SW22可以耦接到中央存储单元CM2C与下存储单元CM2D之间的位线，其中，下存储单元CM2D的数量与中央存储单元CM2C的数量彼此不同。开关器件SW22可以使中央存储单元CM2C与下存储单元CM2D耦接或去耦接。

开关器件SW12、SW21和SW22可以在图6A中示出的控制器410的控制下被导通或关断。当字线被使能且感测放大器被使能时，控制器410可以基于地址信息来检测被使能的字线的位置，并且可以基于检测到的被使能的字线的位置来控制开关器件SW12、SW21和SW22。当通过控制开关器件使设置得离感测放大器相对较远的远存储单元与感测放大器去耦接时，远存储单元不被视为负载目标。这样，设置得相对靠近感测放大器的近存储单元可以因Cb/Cs比例的提高而获得提高的Delta-V。另外，可以因在感测放大器被使能时发生的负载的减小而获得提高的操作速度和减少的操作电流消耗。

与图11A的结构相比，图11B的结构具有下述的改进结构：开关器件设置在从感测放大器起的单元矩阵的1/4位置处。在这种情况下，相对靠近感测放大器的近存储单元的数量可以减小。如图11A所示，当开关器件设置在全部存储单元的中间区域内(即，在从感测放大器起的1/2距离的1/2位置处)时，快速存储单元的数量可以是单元矩阵中的存储单元的总数的一半(即，大约是单元矩阵中的存储单元的总数的50％)。然而，如图11B所示，当开关器件设置得靠近感测放大器(即，在从感测放大器起的1/4位置处)时，用作快速存储单元的近存储单元的数量可以是单元矩阵中的存储单元的总数的四分之一(即，大约是单元矩阵中的存储单元的总数的25％)。即使快速存储单元的数量减小，也可以进一步提高源于变短的位线长度的每个快速存储单元的Delta-V特性。换言之，当位线长度缩短一半时，可以将存储单元的Delta-V提高为位线长度缩短之前的Delta-V的两倍。由于位线缩短，因此可以提高存储单元的操作速度并且从而可以降低存储单元的功耗。与图11A的结构相比，即使改进的存储单元的数量减少，图11B中示出的单元矩阵的结构也可以具有更多改进。根据本公开的另一个实施例，开关器件可以设置在从感测放大器起的单元矩阵的1/6位置处，这将参考图15A来描述。根据本公开的又一个实施例，开关器件可以设置在从感测放大器起的单元矩阵的1/8位置处。

上面描述的是将开关器件设置在从感测放大器起的单元矩阵中的特定的固定位置处(诸如1/2位置处、1/4位置处、1/6位置处和1/8位置处)并且使用该开关器件的情况。然而，如果开关器件被适当地设置在单元矩阵中，则开关器件可以被可调整地使用。例如，当开关器件设置在从感测放大器起的单元矩阵的1/2位置和1/4位置处时，设置在1/2位置或1/4位置处的开关器件可以根据由单元矩阵处理的请求的类型而被控制。例如，当应该相对较快速地处理请求时，通过控制设置在1/4位置处的开关器件来处理该请求。相反，当应该以中等操作速度处理请求时，通过控制设置在1/2位置中的开关器件来处理该请求。

图12A和图12B示出了根据本公开的一个实施例的具有非对称位线结构的单元矩阵中的开关控制操作。

参考图12A和图12B，DRAM可以包括第0下单元矩阵(Cell Mat 0Down)、第一上单元矩阵(Cell Mat 1Up)、第一下单元矩阵(Cell Mat 1Down)、第二上单元矩阵(Cell Mat 2Up)、第二下单元矩阵(Cell Mat 2Down)、第三上单元矩阵(Cell Mat 3Up)和第三下单元矩阵(未示出)。

开关器件可以设置在单元矩阵之间。开关器件SW1U和开关器件SW1D可以设置在第一上单元矩阵(Cell Mat 1Up)与第一下单元矩阵(Cell Mat 1Down)之间。开关器件SW2U和开关器件SW2D可以设置在第二上单元矩阵(Cell Mat 2Up)与第二下单元矩阵(Cell Mat 2Down)之间。开关器件SW3U和开关器件SW3D可以设置在第三上单元矩阵(Cell Mat 3Up)与第三下单元矩阵(未示出)之间。

当与第一下单元矩阵(Cell Mat 1Down)相对应的字线WLA被使能时，与设置得靠近第一下单元矩阵(Cell Mat 1Down)的感测放大器耦接的开关器件SW1U和开关器件SW2D被关断(L)，而耦接到其他感测放大器的开关器件SW1D和开关器件SW2U被导通(H)。当开关器件SW1U被关断时，第一上单元矩阵(Cell Mat 1Up)可以与第一下单元矩阵(Cell Mat 1Down)去耦接，因此与被激活的字线WLA相对应的第一下单元矩阵(Cell Mat 1Down)可以用作快速存储单元。

在字线WLA被使能之后，如图12A中所示，当与第二上单元矩阵(Cell Mat 2Up)相对应的字线WLB被使能时(1210)时，与设置得靠近第二上单元矩阵(Cell Mat 2Up)的感测放大器耦接的开关器件SW1U和开关器件SW2D保持关断(L)，而开关器件SW1D和开关器件SW2U保持导通(H)。此时，开关器件SW3U和开关器件SW3D保持导通(H)。当开关器件SW2D被关断时，第二下单元矩阵(Cell Mat 2Down)可以与第二上单元矩阵(Cell Mat 2Up)去耦接，因此与被激活的字线WLB相对应的第二上单元矩阵(Cell Mat 2Up)可以用作快速存储单元。

同时，在字线WLA被使能之后，如图12B中所示，当与第二下单元矩阵(Cell Mat 2Down)相对应的字线WLB被使能时(1220)时，耦接到感测放大器的开关器件SW1U和开关器件SW2D被导通(H)，且开关器件SW1D和开关器件SW2U保持导通(H)。此时，开关器件SW3U保持导通(H)，但开关器件SW3D被关断(L)。当开关器件SW2D被导通时，第二下单元矩阵(Cell Mat 2Down)可以耦接到第二上单元矩阵(Cell Mat 2Up)，因此与被激活的字线WLB相对应的第二下单元矩阵(Cell Mat 2Down)可以用作正常存储单元。

图13示出了根据本公开的一个实施例的具有非对称位线结构的单元矩阵的开关控制操作。图13示出了图12中所示的开关器件SW1U、SW1D、SW2U、SW2D、SW3U和SW3D的开关控制操作。开关控制操作可以由图6A中示出的控制器410来控制。

参考图13，每个开关器件可以接收单元矩阵信息和通过时序延迟单元获得的延迟单元矩阵信息，并响应于所接收的信息而执行开关操作。例如，开关器件SW1可以接收单元矩阵信息和通过时序延迟单元131获得的延迟单元矩阵信息，并响应于所接收的信息而执行开关操作。

当耦接到开关器件SW2U的字线被使能时，开关器件SW2可以接收单元矩阵信息和来自时序延迟单元132的延迟单元矩阵信息，并响应于所接收的信息而执行开关操作。当存在被使能的字线时，与设置得最靠近被使能的字线的感测放大器耦接的开关器件可以被关断。例如，如图12A和图13中所示，耦接到与感测放大器130-01(其被设置得最靠近被使能的字线)耦接的位线的开关器件SW1U和开关器件SW2D可以从“H”被禁止为“L”。开关器件SW3可以接收单元矩阵信息和通过时序延迟单元133获得的延迟单元矩阵信息，并响应于所接收的信息而执行开关操作。

图14A和图14B示出了根据本公开的一个实施例的单元矩阵中的预提取操作。

参考图14A，单元矩阵1410可以包括正常单元1410A和快速单元1410B。输入/输出感测放大器1420A和1420B以及输出单元1430可以设置在单元矩阵1410与数据焊盘DQ之间的数据路径上。

如上所述，快速单元1410B可以表示下述的存储单元：其数据访问速度因根据本公开的一个实施例的单元矩阵中包括的开关器件的操作而增大。由于快速单元1410B可以相对靠近感测放大器，因此快速单元1410B与数据焊盘DQ之间的物理距离相对较短。相反，与快速单元1410B相比，正常单元1410A可以表示下述的存储单元：其数据访问速度和其到数据焊盘DQ的物理距离是正常的。

输入/输出感测放大器1420A可以放大并输出正常单元1410A的数据。输入/输出感测放大器1420B可以放大并输出快速单元1410B的数据。输出单元1430可以将来自输入/输出感测放大器1420A和输入/输出感测放大器1420B的数据输出到数据焊盘DQ。输出单元1430可以利用以下事实：数据访问时间根据单元矩阵中的存储单元的位置而不同，且输出单元1430可以首先输出来自具有快数据访问时间的快速单元1410B的数据，然后输出来自具有正常数据访问时间的正常单元1410A的数据。可选地，在所有数据到达之后，典型的数据输出单元的管线可以串行地将数据输出到数据焊盘DQ。因此，在这种情况下，整个数据访问时间可能受到最慢数据路径的限制。

参考图14B，输出单元1430可以在步骤1442中首先输出来自具有快数据访问时间的快速单元1410B的数据，然后在步骤1444中输出来自正常单元1410A的数据。因此，输出单元1430能够解决整个数据访问时间受最慢数据路径限制的问题。

图15A至图15D示出了根据本公开的一个实施例的单元矩阵中的克隆操作(cloning operation)。

图15A示出了根据本公开的一个实施例的DRAM的单元矩阵。

参考图15A，DRAM可以包括第一单元矩阵CM1、第二单元矩阵CM2、第三单元矩阵CM3、设置在第一单元矩阵CM1与第二单元矩阵CM2之间的感测放大器SA1、SA3和SA5以及设置在第二单元矩阵CM2与第三单元矩阵CM3之间的感测放大器SA0、SA2和SA4。DRAM还可以包括耦接在感测放大器SA1、SA3和SA5与第一单元矩阵CM1之间的开关SW120、耦接在感测放大器SA1、SA3和SA5与第二单元矩阵CM2之间的开关SW210、耦接在感测放大器SA0、SA2和SA4与第二单元矩阵CM2之间的开关SW220以及耦接在感测放大器SA0、SA2和SA4与第三单元矩阵CM3之间的开关SW310。

第一单元矩阵CM1可以包括设置在字线SWL_CD与位线之间的多个下存储单元CM1D、设置在多个字线SWL0至SWL2与位线之间的多个中央存储单元CM1C。中央存储单元CM1C可以是正常存储单元，而下存储单元CM1D可以是克隆存储单元。这里，尽管示例性地示出了中央存储单元CM1C包括正常存储单元，但中央存储单元CM1C可以包括正常存储单元与快速存储单元两者(如图11A或图11B所示)。

开关SW120可以包括设置在感测放大器SA1、SA3和SA5与第一单元矩阵CM1的克隆存储单元之间的开关以及设置在感测放大器SA1、SA3和SA5与第一单元矩阵CM1的正常存储单元之间的开关。例如，开关SW120可以包括开关SW11和开关SW12，所述开关SW11和开关SW12被设置成彼此相邻。开关SW11被设置在感测放大器SA1与第一单元矩阵CM1的克隆存储单元之间，而开关SW12被设置在感测放大器SA1与第一单元矩阵CM1的正常存储单元之间。即，开关SW11可以将感测放大器SA1耦接到第一单元矩阵CM1的克隆存储单元，而开关SW12可以将感测放大器SA1耦接到第一单元矩阵CM1的正常存储单元。

第二单元矩阵CM2可以包括：多个上存储单元CM2U，其设置在字线SWL_CU与位线之间；多个中央存储单元CM2C，其设置在多个字线SWL0至SWL3与位线之间；以及多个下存储单元CM2D，其设置在字线SWL_CD与位线之间。中央存储单元CM2C可以是正常存储单元，而上存储单元CM2U和下存储单元CM2D可以是克隆存储单元。在本实施例中，中央存储单元CM2C仅包括正常存储单元。然而，中央存储单元CM2C也可以包括正常存储单元与快速存储单元两者(如图11A或图11B所示)。

开关SW210可以包括设置在感测放大器SA1、SA3和SA5与第二单元矩阵CM2的克隆存储单元之间的开关以及设置在感测放大器SA1、SA3和SA5与第二单元矩阵CM2的正常存储单元之间的开关。例如，开关SW210可以包括开关SW21和开关SW22，所述开关SW21和开关SW22被设置成彼此相邻。开关SW21被设置在感测放大器SA1与第二单元矩阵CM2的正常存储单元之间，而开关SW22被设置在感测放大器SA1与第二单元矩阵CM2的克隆存储单元之间。即，开关SW21可以将感测放大器SA1耦接到第二单元矩阵CM2的正常存储单元，而开关SW22可以将感测放大器SA1耦接到第二单元矩阵CM2的克隆存储单元。

开关SW220可以包括设置在感测放大器SA0、SA2和SA4与第二单元矩阵CM2的克隆存储单元之间的开关以及设置在感测放大器SA0、SA2和SA4与第二单元矩阵CM2的正常存储单元之间的开关。例如，开关SW220可以包括开关SW26和开关SW27，所述开关SW26和开关SW27被设置成彼此相邻。开关SW26被设置在感测放大器SA0与第二单元矩阵CM2的克隆存储单元之间，而开关SW27被设置在感测放大器SA0与第二单元矩阵CM2的正常存储单元之间。即，开关SW26可以将感测放大器SA0耦接到第二单元矩阵CM2的克隆存储单元，而开关SW27可以将感测放大器SA0耦接到第二单元矩阵CM2的正常存储单元。

第三单元矩阵CM3可以包括设置在字线SWL_CU与位线之间的多个上存储单元CM3U以及设置在多个字线SWL0至SWL2与位线之间的多个中央存储单元CM3C。中央存储单元CM3C可以是正常存储单元，而上存储单元CM3U可以是克隆存储单元。这里，示例性地示出了中央存储单元CM3C仅包括正常存储单元。然而，中央存储单元CM3C可以包括正常存储单元与快速存储单元两者(如图11A或图11B所示)。

开关SW310可以包括设置在感测放大器SA0、SA2和SA4与第三单元矩阵CM3的克隆存储单元之间的开关以及设置在感测放大器SA0、SA2和SA4与第三单元矩阵CM3的正常存储单元之间的开关。例如，开关SW310可以包括开关SW31和开关SW32，所述开关SW31和开关SW32被设置成彼此相邻。开关SW31被设置在感测放大器SA0与第三单元矩阵CM3的正常存储单元之间，而开关SW32被设置在感测放大器SA0与第三单元矩阵CM3的克隆存储单元之间。即，开关SW31可以将感测放大器SA0耦接到第三单元矩阵CM3的正常存储单元，而开关SW32可以使感测放大器SA0与第三单元矩阵CM3的克隆存储单元耦接。

在本公开的各种实施例中，被包括在单元矩阵中的克隆存储单元可以被设置得相对靠近感测放大器，而被包括在单元矩阵中的正常存储单元可以被设置得离感测放大器相对较远。如果可以对被设置得靠近感测放大器的克隆存储单元进行数据访问，而不是对被设置得远离感测放大器的正常存储单元进行数据访问，则可以增大数据访问速度且可以使位线负载最小化。结果，可以降低单元矩阵的功耗。

图15B至图15D示出了根据本公开的一个实施例的图15A中示出的DRAM的单元矩阵中的克隆操作。这里，示例性地示出了包括正常存储单元CM2C和克隆存储单元CM2U的第二单元矩阵CM2中的克隆操作。然而，可以类似地执行其他克隆存储单元的克隆操作。由于克隆操作使得可以不对被设置得远离感测放大器的正常存储单元进行数据访问，而是对被设置得靠近感测放大器的克隆存储单元进行数据访问，因此DRAM的数据访问速度可以更高且可以使位线负载最小化。结果，可以降低功耗。

参考图15B，数据可以被储存在第二单元矩阵CM2中包括的存储单元之中被设置得离感测放大器SA1相对较远的正常存储单元CM2C中。例如，在步骤1510中，通过被导通的开关SW21，数据可以被储存在正常存储单元CM2C之中与字线SWL1相对应的存储单元中。

参考图15C，在步骤1520中，通过被导通的开关SW21和开关SW22，被储存在正常存储单元CM2C之中与字线SWL1相对应的存储单元中的数据可以被克隆到下述存储单元中：在第二单元矩阵CM2中包括的存储单元之中被设置得相对靠近感测放大器SA1的克隆存储单元CM2U之中的一些克隆存储单元。在本公开的各种实施例中，克隆数据可以表示复制数据或移动数据，且被克隆的数据可以是预定数据或被监控的正常存储单元的数据(诸如被频繁使用的页的数据)。尽管图15C示出了克隆是复制数据，但其也可以被示为移动数据。

参考图15D，当在克隆之后接收到对预定数据或被监控的正常存储单元的数据的访问请求时，在步骤1530中，可以不从正常存储单元CM2C而是从克隆存储单元CM2U访问数据。简而言之，通过被导通的开关SW22，可以访问被储存在被设置得相对靠近感测放大器SA1的克隆存储单元CM2U之中的一些克隆存储单元中的被克隆的数据。由于通过访问并非来自被设置得远离感测放大器的正常存储单元而是来自被设置得靠近感测放大器的克隆存储单元的数据来处理被克隆的数据，因此数据访问速度可以变得更高且可以使位线负载最小化。结果，可以降低功耗。

根据本公开的上述实施例，通过被包括在融合式存储器件(诸如存储刀片)中的多个DRAM之中的一个DRAM的内部中的单元矩阵中的开关器件，可以将被设置得相对靠近感测放大器的近存储单元与被设置得离感测放大器相对较远的远存储单元彼此区分开。当远存储单元与近存储单元被区分开时，可以提高数据处理速度且可以降低刷新功率。因此，可以改善融合式存储器件的性能。

虽然已经关于特定实施例描述了本公开，但是对于本领域技术人员明显的是，在不偏离如所附权利要求限定的本公开的精神和范围的情况下，可以进行各种改变和修改。