处理板卡的制作方法

本申请涉及电子设备领域，具体而言，涉及一种处理板卡。

背景技术：

在处理板卡对数据的处理过程中，会涉及到处理板卡上各个芯片的交互。而目前，处理板卡上的芯片数量很多，这不仅会导致处理板卡的面积比较大，而且会导致各芯片的连接关系复杂，从而导致处理板卡设计的难度比较大。

技术实现要素：

本申请在于提供一种处理板卡，以有效降低处理板卡的面积，降低处理板卡上各芯片的连接关系复杂性，并降低处理板卡的设计难度。

为了实现上述目的，本申请的实施例通过如下方式实现：

第一方面，本申请实施例提供了一种处理板卡，所述处理板卡包括：处理芯片、交换机和PCIE接口。

所述处理芯片中集成封装了编解码器、FPGA和ARM，所述处理芯片内的所述编解码器、所述FPGA和所述ARM连接所述处理芯片内的总线。

所述交换机分别与主机、所述PCIE接口和所述处理芯片内的总线连接。

所述PCIE接口与所述主机连接。

结合第一方面，在一些可能的实现方式中，

所述处理芯片内的所述编解码器、所述FPGA和所述ARM与所述处理芯片内的总线硬性连接。

结合第一方面，在一些可能的实现方式中，

所述处理芯片内的总线为Axi总线。

结合第一方面，在一些可能的实现方式中，

所述处理芯片上设有连接所述处理芯片内的总线的第一I/O端口；

所述交换机的第一网口与所述主机连接，所述交换机的第二网口与所述处理芯片的第一I/O端口连接，以及所述交换机的第三网口与所述PCIE接口连接。

结合第一方面，在一些可能的实现方式中，

所述处理板卡还包括：网络接口；

所述交换机的第一网口与所述网络接口的第一接口连接，所述网络接口的第二接口用于与所述主机连接。

结合第一方面，在一些可能的实现方式中，

所述处理板卡还包括：主板；

所述处理芯片、所述交换机、所述PCIE接口和所述网络接口均安装在所述主板上。

结合第一方面，在一些可能的实现方式中，

所述PCIE接口包括：PCIE芯片和PCIE接口电路；

所述PCIE芯片的第一端口与所述交换机的第三网口连接，所述PCIE芯片的第二端口与所述PCIE接口电路的第一接口连接，所述PCIE接口电路的第二接口与所述主机连接。

结合第一方面，在一些可能的实现方式中，

所述处理芯片上设有连接所述处理芯片内的总线的第二I/O端口；

所述处理板卡还包括：M个第一内存，M为大于等于1的整数；

所述M个第一内存与所述处理芯片的第二I/O端口连接。

结合第一方面，在一些可能的实现方式中，

所述处理芯片上设有连接所述处理芯片内所述FPGA的第三I/O端口；

所述处理板卡还包括：N个第二内存，N为大于等于1的整数；

所述N个第二内存通过连接所述第三I/O端口而连接所述处理芯片内的所述FPGA。

第二方面，本申请实施例提供了一种处理板卡，所述处理板卡包括：交换机、P个处理芯片和PCIE接口，其中，M为大于1的整数。

所述P个处理芯片中的每个处理芯片中集成封装了编解码器、FPGA和ARM，每个处理芯片内的编解码器、FPGA和ARM连接每个处理芯片内的总线。

所述交换机分别与主机、所述PCIE接口和每个处理芯片内的总线连接。

所述PCIE接口与所述主机连接。

结合第二方面，在一些可能的实现方式中，

所述P个处理芯片中每个处理芯片上设有连接每个处理芯片内总线的第四I/O端口，所述P个处理芯片通过所述第四I/O端口进行通信。

结合第二方面，在一些可能的实现方式中，

所述P个处理芯片通过所述第四I/O端口以USB方式、I2C方式、UART方式和/或SPI方式进行通信。

本申请实施例的有益效果是：

由于处理板卡上设计了将编解码器、FPGA和ARM集成的处理芯片，故该处理芯片可以具备解码、处理、再编码的完整处理流程的同时，由于将编解码器、FPGA和ARM集成，故可以降低处理板卡上的芯片数量，从而降低板卡面积，并也降低了芯片间的互联复杂性，进而降低了处理板卡的设计难度。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了本申请第一实施例提供的一种处理板卡的结构示意图；

图2示出了本申请第一实施例提供的一种处理板卡的结构框图；

图3示出了本申请第二实施例提供的一种处理板卡的结构示意图；

图4示出了本申请第二实施例提供的一种处理板卡的结构框图。

图标：100-处理板卡；110-主板；111-第一位置；112-第二位置；113-第三位置；114-第四位置；115-第五位置；116-第六位置；120-网络接口；130-交换机；140-处理芯片；141-编解码器；142-FPGA；143-ARM；144-总线；150-PCIE接口；160-第一内存；170-第二内存。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“中”、“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

第一实施例

请参阅图1和图2，本申请实施例提供了一种处理板卡100，该处理板卡100可以包括：交换机130、处理芯片140和PCIE接口150(peripheral component interconnect express，高速串行计算机扩展总线144标准)，该处理芯片140中集成封装了编解码器141、FPGA142(Field-Programmable Gate Array，现场可编程门阵列)和ARM143(Advanced RISC Machines，高级精简指令集处理器)。

其中，处理芯片140内的编解码器141、FPGA142和ARM143可以连接处理芯片140内的总线144，以实现处理芯片140内的编解码器141、FPGA142和ARM143可以通过处理芯片140内的总线144实现相互之间的数据交互。交换机130则可以分别与外部的主机、PCIE接口150和该处理芯片140内的总线144连接，而PCIE接口150则还可以与主机连接。

以及，作为一种可选地的方式，该处理板卡100还可以包括：主板110、网络接口120、M个第一内存160和N个第二内存170，M和N均为大于等于1的整数。

其中，网络接口120、交换机130、处理芯片140、PCIE接口150、M个第一内存160和N个第二内存170均安装在主板110上，网络接口120可以分别与交换机130和主机连接，使得交换机130通过网络接口120与主机实现数据交互。M个第一内存160可以与处理芯片140连接并连接处理芯片140内的总线144，而N个第二内存170则可以与处理芯片140连接并连接处理芯片140内FPGA142。

下面将结合图1和图2，对本申请处理板的结构进行详细的说明。

主板110可以为陶瓷电路板、氧化铝陶瓷电路板、氮化铝陶瓷电路板、PCB板(Printed Circuit Board，印制电路板)、铝基板、高频板、厚铜板、阻抗板、超薄线路板或超薄电路板等类型的电路。主板110的形状尺寸可以根据使用需求进行选择，通长情况下，可以通过将主板110上设置的元件安排的紧凑些，而尽量将主板110的形状尺寸设置的小一些，以便更加节约设备内部的空间。

本实施例中，主板110上相应的位置可以设有每个芯片的安装位置，且主板110上每个芯片的安装位置与其它芯片的安装位置之间还设有相应的连接线路，这样，将每个芯片设置在对应安装位置时，不仅可以实现每个芯片安装在主板110上，其还可以实现每个芯片与其它芯片的电连接。

详细地，主板110上可以分别设有设置网络接口120的第一位置111、设置交换机130的第二位置112、设置处理芯片140的第三位置113、设置PCIE接口150的第四位置114、设置M个第一内存160的M个第五位置115、以及设置N个第二内存170的N个第六位置116。

其中，第一位置111的形状尺寸也可以相同于或略微大于所采用的相应型号的网络接口120的形状尺寸，第二位置112的形状尺寸可以相同于或略微大于所采用的相应型号的交换机130的形状尺寸，第三位置113的形状尺寸也可以相同于或略微大于所采用的相应型号的处理芯片140的形状尺寸，第四位置114的形状尺寸也可以相同于或略微大于所采用的相应型号的PCIE接口150的形状尺寸，针对M个第五位置115中每个第五位置115和M个第一内存160中对应设置在每个第六位置116的每个第一内存160，每个第五位置115的形状尺寸也可以相同于或略微大于所采用相应型号的每个第一内存160的形状尺寸。以及针对N个第六位置116中每个第六位置116和N个第二内存170中对应设置在每个第六位置116的每个第二内存170，每个第六位置116的形状尺寸也可以相同于或略微大于所采用相应型号的每个第二内存170的形状尺寸。

本实施例中，网络接口120可以为以太网接口、令牌总线144网接口、FDDI网接口或ATM局域网接口等。可选地，本实施例可以以网络接口120为太网接口为例来进行说明，例如，网络接口120可以为RJ45类型的以太网接口。

网络接口120可以设置在主板110上的第一位置111处，网络接口120可以具有多个水晶头的多个接口，而在多个接口中网络接口120的第一接口可以与交换机130连接，网络接口120的第二接口则可以与主机连接。

基于网络接口120的上述连接关系，网络接口120基于网络接口120的第二接口可以从主机获得待处理的压缩视频。基于处理芯片140的处理能力，网络接口120的第二接口获得的待处理的压缩视频可以为1-8路，即处理芯片140的处理能力可以同时对1-8路待处理的压缩视频进行处理。网络接口120再基于网络接口120的第一接口则可以将获得的待处理的压缩视频再传输至交换机130。

本实施例中，交换机130可以为网络交换机130芯片，例如，交换机130可以为Marvell的88E6131型网络交换机130芯片。交换机130上具有多个网口，且交换机130上网卡的数量可以满足各芯片连接需求。

交换机130可以设置在主板110上的第二位处，且在交换机130的多个网口中，交换机130的第一网口可以与网络接口120的第一接口连接，交换机130的第二网口可以与处理芯片140连接并连接到处理芯片140内存的总线144，以及交换机130的第三网口可以与PCIE接口150连接。

基于交换机130的上述连接关系，交换机130基于交换机130的第一网口可以获得网络接口120的第一接口传输的待处理的压缩视频。交换机130基于交换机130的第二网口则可以将该待处理的压缩视频传输至到处理芯片140的总线144上。其中，在交换机130获得的一路待处理的压缩视频为多路待处理的压缩视频合成的情况下，交换机130可以将该一路待处理的压缩视频分成多路待处理的压缩视频再通过交换机130的第二网口传输到处理芯片140的总线144上。相应的，交换机130也基于交换机130的第二网口则还可以获得处理芯片140内的编解码器141、FPGA142和ARM143配合对该待处理的压缩视频处理而得到的处理后的压缩视频。那么，交换机130再基于交换机130的第三网口就可以将该处理后的压缩视频传输至PCIE接口150。另外，也可以理解到，在处理后的压缩视频也为多路的情况下，交换机130可以将多路的处理后的压缩视频合并成一路处理后的压缩视频再传输至PCIE接口150。

本实施例中，处理芯片140可以为多芯片集成封装得到的集成芯片，例如，处理芯片140可以采用型号为ZU4EV、ZU5EV或ZU7EV型芯片等，处理芯片140可以设置在主板110上的第三位置113处。

为保证处理芯片140可以具有强大的处理功能，即能够保证处理芯片140能够对待处理的视频进行完整流程的解码、处理和编码处理，处理芯片140的内部可以将编解码器141、FPGA142和ARM143进行集成。而为保证编解码器141、FPGA142和ARM143之间良好的数据交互，处理芯片140内的编解码器141、FPGA142和ARM143连接处理芯片140与处理芯片140内的总线144硬性连接，即编解码器141、FPGA142和ARM143连接处理芯片140与处理芯片140内的总线144在物理上形成接触，这样编解码器141、FPGA142和ARM143连接处理芯片140就能够通过处理芯片140内的总线144来实现相互之间的数据交互。

本实施例中，为便处理芯片140内的编解码器141、FPGA142和ARM143能够通过总线144良好的其它芯片进行交互，故处理芯片140上可以设置连接处理芯片140内部的I/O端口。

详细地，处理芯片140上可以设有连接处理芯片140内的总线144的第一I/O端口，这样，交换机130的第二网口通过与该处理芯片140的第一I/O端口连接，便实现了处理芯片140内的编解码器141、FPGA142和ARM143能够通过第一I/O端口与交换机130数据通信。处理芯片140上还可以设有连接处理芯片140内的总线144的第二I/O端口，这样，M个第一内存160则可以与该处理芯片140的第二I/O端口连接，从而也实现了处理芯片140内的编解码器141、FPGA142和ARM143能够通过第二I/O端口与M个第一内存160数据通信。

另外，处理芯片140上还可以设有连接处理芯片140内的FPGA142的第三I/O端口，这样，N个第二内存170与处理芯片140的第三I/O端口连接，继而也实现了处理芯片140内的FPGA142能够通过第三I/O端口与N个第二内存170数据通信。

可以理解到的是，第一I/O端口可以包含处理芯片140上的至少一个引脚，第二I/O端口也可以包含处理芯片140上的至少一个引脚，第三I/O端口可以包含处理芯片140上的至少一个引脚。

下面将分别对总线144、编解码器141、FPGA142和ARM143进行详细地说明。

本实施例中，处理芯片140内的总线144可以为Axi总线144，但并不作为限定，例如，其也可以为CAN总线144。

编解码器141可以为视频编解码芯片(Video Codec Uint，VCU)，编解码器141在处理芯片140内并与处理芯片140内的总线144硬接时，编解码器141可以从总线144获得交换机130的第二网口传输的待处理的压缩视频。编解码器141可以将待处理的压缩视频解码从而得到待处理的原视频，当然，在待处理的压缩视频为1-8路时，编解码器141也可以同时对这1-8路待处理的压缩视频解码从而得到1-8路的待处理的原视频。那么，编解码器141再基于总线144便能够将待处理的原视频通过总线144传输给M个第一内存160，使得M个第一内存160对该待处理的原视频进行存储。

FPGA142可以为可编程序逻辑芯片(Programmable Logic PL)，而ARM143可以为可编程系统芯片(Programmable Sytem，PS)。FPGA142和ARM143在处理芯片140内并均与处理芯片140内的总线144硬接时，FPGA142和ARM143可以通过总线144访问M个第一内存160，以通过总线144获得存储在M个第一内存160内的待处理的原视频。那么FPGA142和ARM143就可以通过总线144的数据交互实现配合对该待处理的原视频进行处理，例如，ARM143可以向FPGA142发送一些控制指令，FPGA142基于控制指令便可以对待处理的原视频中的对象进行特征提取，FPGA142将提取出的特征数据再传输给ARM143，ARM143则可以基于特征数据，实现对待处理的原视频中的对象的身材进行调整或对待处理的原视频对象进行抠图等，这样ARM143通过处理就可以得到处理后的原视频。ARM143也可以将处理后的原视频通过总线144传输给M个第一内存160，使得M个第一内存160对该处理后的原视频进行存储。

相应的，编解码器141也可以通过总线144访问M个第一内存160，以通过总线144获得存储在M个第一内存160内的处理后的原视频。编解码器141再对该处理后的原视频进行编码便可以或处理后的压缩视频，这样，编解码器141就可以通过总线144将该处理后的压缩视频传输至交换机130。

于本实施例中，M个第一内存160可以作为编解码器141、FPGA142和ARM143所共用的内存，M个第一内存160中可以存储一些能够被编解码器141、FPGA142和ARM143所共享的数据，例如，待处理的原视频和处理后的原视频。但由于FPGA142可以直接与N个第二内存170连接，那么N个第二内存170则可以作为FPGA142的专用内存，即N个第二内存170中可以存储FPGA142处理过程中产生可以不被编解码器141和ARM143共享的中间数据，FPGA142在处理过程中通过对N个第二内存170存储中间数据进行调用，则使得FPGA142能够正确的完成对数据的处理。

本实施例中，PCIE接口150可以包括：PCIE芯片和PCIE接口150电路。故对于PCIE接口150设置在主板110上的第四位置114，则可以为PCIE芯片和PCIE接口150电路集成的设置在该第四位置114处，其中，第四位置114可以为一个整体位置，这样PCIE芯片和PCIE接口150电路就可以从结构上集成到一起；但第四位置114也可以为一个分布式的位置，这样PCIE芯片和PCIE接口150电路就可以分别设置在主板110上的不同位置处，而PCIE芯片和PCIE接口150电路的集成则可以理解为功能上的集成。

本实施例中，PCIE芯片可以为常规信号的芯片，例如，PCIE芯片可以为Intel-i210型芯片。PCIE芯片上的多个端口可以与其它芯片连接，详细地，PCIE芯片的第一端口可以与交换机130的第三网口连接，而PCIE芯片的第二端口则可以与PCIE接口150电路连接。

基于PCIE芯片的上述连接关系，PCIE芯片基于PCIE芯片的第一端口可以获得交换机130的第三网口传输的处理后的压缩图像和/或处理后的压缩视频。这样，PCIE芯片便可将处理后的压缩视频转换成满足PCIE协议的处理后的压缩视频，并基于PCIE芯片的第二端口将该满足PCIE协议的处理后的压缩视频再传输至PCIE接口150电路。

本实施例中，PCIE接口150电路可以为常规接口电路，例如，PCIE接口150电路可以为PCIE金手指接口。PCIE接口150电路上的多个端口可以与其它芯片连接，详细地，PCIE接口150电路的第一端口可以与PCIE芯片的第二端口连接，而PCIE接口150电路的第二端口则可以与主机连接。

基于PCIE接口150电路的上述连接关系，PCIE接口150电路基于PCIE接口150电路的第一端口便可以获得PCIE芯片的第二端口传输的该满足PCIE协议的处理后的压缩视频。那么，PCIE接口150电路基于PCIE接口150电路的第二端口便可以将该满足PCIE协议的处理后的压缩视频传输至主机，以便主机再基于该满足PCIE协议的处理后的压缩视频进行后续的识别、警示等操作。

可以理解到，由于处理芯片140能够对视屏流进行解码和编码，这样就保证了处理芯片140从交换机130接收的视频和处理芯片140传输给交换机130的视频始终可以处于压缩状态，那么压缩状态的视频通过更小的带宽也能够满足其传输。这样，在带宽降低的情况，一方面可以直接降低设备的制造成本。于此，在带宽降低的情况，使得通过交换机130的网口也能够满足对视频的传输，其使得PCIE接口150可以基于交换机130的网口进行调试和配置，从而降低了PCIE接口150的调试和配置难度，进而从另一方面通过降低开发的难度来降低开发的成本。

本实施例中，M个第一内存160中每个第一内存160均可以设置在M个第五位置115中对应的每个第五位置115处，而N个第二内存170中每个第二内存170则均可以设置在N个第六位置116中对应的每个第六位置116处。

M个第一内存160和N个第二内存170的数量和型号可以根据处理芯片140处理过程中产生的数量来进行选择。例如，本实施例中，M个第一内存160中每个第一内存160可以采用DDR3的64位8Gb的内存条，以及N个第一内存160中每个第二内存170也可以采用DDR3的64位8Gb的内存条，这样M和N的数量均可以为2，即2个第一内存160中每个第一内存160的接口通过与处理芯片140上的第二I/O端口与处理芯片140连接，以及2个第二内存170中每个第二内存170的接口也通过与处理芯片140上的第三I/O端口而与处理芯片140连接。当然，M个第一内存160和N个第二内存170均为2个为本实施例中一种实现方式，不作为对本实施例的限定，例如，采用存储空间更小的内存则内存的数量就需要更多。

对于M个第一内存160中的每个第一内存160来说，每个第一内存160均可以存储处理芯片140处理过程中编解码器141、FPGA142和ARM143处理产生数据，例如，待处理的原视频和处理后的原视频。对于N个第二内存170中的每个第二内存170来说，每个第二内存170均可以存储处理芯片140处理过程中FPGA142处理产生中间数据。

第二实施例

请参阅图3，作为本申请实施例提供的处理板卡100的另一种实施方式，该处理板卡100可以包括：交换机130、P个处理芯片140和PCIE接口150，以及该处理板卡100还可以包括：主板110、网络接口120、P*M个第一内存160、以及P*N个第二内存170，其中，M和N均可以为大于等于1的整数，P为大于1的整数。

其中，交换机130、网络接口120、P个处理芯片140、PCIE接口150、M*M个第一内存160和M*N个第二内存170均可以安装在主板110上。P个处理芯片140中的每个处理芯片140中集成封装了编解码器141、FPGA142和ARM143，且每个处理芯片140内的编解码器141、FPGA142和ARM143可以连接每个处理芯片140内的总线144。交换机130可以分别与PCIE接口150和每个处理芯片140内的总线144连接，而交换机130还可以通过连接网络接口120来与主机连接，而PCIE接口150则还可以与所述主机连接。

结合图3和图4，其中图4示出的为P＝2，M和N＝2的情况下来处理板卡100的结构示意图，但并不作为本实施例的限定。

相较于第一实施例中的主板110不同的是，于本实施例中，主板110上可以设有P个第三位置113，P*M个第五位置115，以及还设置P*N个第六位置116。这样，P个处理芯片140可以一一对应的设置在P个第三位置113处，P*M个第一内存160可以一一对应的设置在P*M个第五位置115处，而P*N个第二内存170可以一一对应的设置在P*N个第六位置116处。

相较于第一实施例中的交换机130不同的是，于本实施例中，交换机130可以具有P个第二网口，这样交换机130的P个第二网口可以一一对应的P个处理芯片140连接，即P个第二网口中每个第二网口与P个处理芯片140中对应的每个处理芯片140的第一I/O端口连接。

基于本实施例中交换机130的连接关系，交换机130基于交换机130的P个第二网口一一对应的P个处理芯片140连接而可以将主机传输的多路待处理的压缩视频分别分发给P个处理芯片140中的至少部分P个处理芯片140进行处理。

假设，在P＝4的情况下，交换机130获得了32路待处理的压缩视频，那么，交换机130可以将32路中第一个8路待处理的压缩视频发送给4个处理芯片140中的第一个处理芯片140进行处理，并可以将32路中第二个8路待处理的压缩视频发送给4个处理芯片140中的第二个处理芯片140进行处理，并可以将32路中第三个8路待处理的压缩视频发送给4个处理芯片140中的第三个处理芯片140进行处理，以及还可以将32路中第四个8路待处理的压缩视频发送给4个处理芯片140中的第四个处理芯片140进行处理。或者，也在P＝4的情况下，交换机130获得了15路待处理的压缩视频，那么，交换机130可以将15路中第一个4路待处理的压缩视频发送给4个处理芯片140中的第一个处理芯片140进行处理，并可以将15路中第二个4路待处理的压缩视频发送给4个处理芯片140中的第二个处理芯片140进行处理，并可以将15路中第三个4路待处理的压缩视频发送给4个处理芯片140中的第三个处理芯片140进行处理，以及还可以将15路中最后3路待处理的压缩视频发送给4个处理芯片140中的第四个处理芯片140进行处理。

本实施例中，在P个处理芯片140中每个处理芯片140可以单独完成对待处理的压缩视频的全部处理流程，即每个处理芯片140可以对待处理的压缩视频进行的完整的解码、处理和编码的处理。故每个处理芯片140的处理流程与前述实施例相同，在此就不再累述。

但在本实施例中，基于P个处理芯片140中每个处理芯片140上设有连接每个处理芯片140内总线144的第四I/O端口，以及P个处理芯片通过第四I/O端口进行通信，即基于P个处理芯片140中每两个处理芯片140的每两个第四I/O端口之间通过USB方式、I2C方式、UART方式和/或SPI方式等方式连接，那么P个处理芯片140可以相互连接来配合完成整个处理流程。其中，每个处理芯片140上的第四I/O端口包含每个处理芯片140上的至少一个引脚，USB连接的方式可以为USB3.0。

也假设，在M＝4的情况下，若交换机130将获得的8路待处理的压缩视频均传输给其中4个处理芯片140中的第一个处理芯片140，第一个处理芯片140的编解码器141可以对8路待处理的压缩视频均进行解码处理，从而得到8路待处理的原视频。第一个处理芯片140的ARM143则可以通过第一个处理芯片140上的第四I/O端口将8路待处理的原视频传输至4个处理芯片140中的第二个处理芯片140。第二个处理芯片140的FPGA142可以对8路待处理的压缩视频均进行特征提取处理，从而得到8路待处理的原视频的特征参数。第二个处理芯片140的ARM143则也可以通过第二个处理芯片140上的第四I/O端口将特征参数传输至4个处理芯片140中的第三个处理芯片140。第三个处理芯片140的ARM143又可以对特征参数再进行处理，从而得到8路处理后的原视频。第三个处理芯片140的ARM143则也可以通过第三个处理芯片140上的第四I/O端口将8路处理后的原视频传输至4个处理芯片140中的第四个处理芯片140。那么，第四个处理芯片140的编解码器141还可以对8路处理后的原视频进行编码，从而得到8路处理后的压缩视频。这样，第四个处理芯片140的ARM143则也可以通过第四个处理芯片140上的第一I/O端口将8路处理后的压缩视频传输至交换机130，从而便实现了4个处理芯片140配合对视频进行处理。

综上所述，本申请实施例提供了一种处理板卡，处理板卡包括：处理芯片、交换机和PCIE接口。处理芯片中集成封装了编解码器、FPGA和ARM，处理芯片内的编解码器、FPGA和ARM连接处理芯片内的总线。交换机分别与主机、PCIE接口和处理芯片内的总线连接。PCIE接口与主机连接。

由于处理板卡上设计了将编解码器、FPGA和ARM集成的处理芯片，故该处理芯片可以具备解码、处理、再编码的完整处理流程的同时，由于将编解码器、FPGA和ARM集成，故可以降低处理板卡上的芯片数量，从而降低板卡面积，并也降低了芯片间的互联复杂性，进而降低了处理板卡的设计难度。

以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。