专利名称：一种z80系列微机容错中央处理器的制作方法
技术领域：
本实用新型属于计算机容错技术。
目前国内外计算机容错技术，有cmvp结构，Tandem结构，PLURIBUS结构，SIFT结构等等。但由于实现以上结构的技术复杂、成本昂贵，而且一般非计算机容错专业技术人员难以掌握。因此不易推广。仅仅局限于航天、航空和银行等计算机可靠性要求极高的领域应用，缺乏通用性和普及性。
本实用新型正是针对以上存在的问题，为用户提供一种具有容错功能的Z80系列微机中央处理器。利用这种容错中央处理器，一般计算机用户均可方便地自己设计所需的8位容错微机系统，也可方便地将现有的Z80系列微机系统改造成容错微机。可大幅度提高计算机的可靠性、可维修性、故障自检能力和抗干扰能力。
实现本实用新型的技术方案可用附
图1来简要说明如下附图1为本实用新型的原理方框图，图中1、2、3均为Z80CPU，4为总线容错电路。三个Z80CPU的总线Busa，Busb，Busc经总线容错电路4容错后，形成三条具有容错功能的Z80CPU总线BUSA，BUSB，BUSC。其中总线容错电路4为本实用新型的特征所在，下面详细介绍总线容错电路4，它由下列七部分组成(1)数据总线Do－D7容错逻辑电路电路原理图见附图2。图中5是逻辑表决电路，6－21是三态缓冲器，在满足下列逻辑关系
Ia＝RDA·M1AIb＝RD8·M1nIc＝RDC·M1CO
＝WRA＋PA3
Ob＝WR8＋PB3Oc＝WRC＋PC3
的逻辑电路的支持下，可使A、B、C总线按Z80时序操作，并可通过向总线容错管理接口35、36写控制以实现A、B、C总线间的相互占用，即实现容错目的。
(2)地址总线A0～A15，系统控制M1、MREQ、IORQ、RD、WR、RFSH、CPU控制HALT容错逻辑电路。
电路原理图见附图3，图中22－28为三态缓冲器，在满足下列逻辑关系
的逻辑电路的支持下，可使A、B、C总线按Z80时序操作，并可通过向总线容错管理接口35、36写控制实现A、B、C总线间的相互占用。
(3)CPU总线控制BUSAK容错逻辑电路。
电路原理图见附图3，图中22－28为三态缓冲器，在满足下列逻辑关系Qa＝PA3Qb＝PB3Qc＝PC3MAB＝PB3MAC＝PC3MBA＝PD3MCA＝PD7的逻辑电路的支持下，可使A、B、C总线按Z80时序操作，并可通过向总线容错管理接口35、36写控制实现A、B、C总线间的相互占用。
(4)CPU控制WAIT容错逻辑电路。
电路原理图见附图4。图中29－31是三输入与门，32－34是三态缓冲器，在满足下列逻辑关系RA＝PA5RB＝PB5RC＝PC5的逻辑电路的支持下，可使A、B、C总线按Z80时序操作，并可通过向总线容错管理接口35、36写控制实现A、B、C总线间的相互占用。
(5)CPU总线控制BUSRQ容错逻辑电路。
电路原理图见附图4，图中29－31是三输入与门，32－34是三态缓冲器，在满足下列逻辑关系RA＝PA6RB＝PB6RC＝PC6的逻辑电路的支持下，可使A、B、C总线按Z80时序操作，并可通过向总线容错管理接口35、36写控制实现A、B、C总线间的相互占用。
(6)容错管理接口电路原理图见附图5，图中35、36均是Z80PIO，并且端口均被置成方式0通过向35、36写控制可实现A、B、C总线间的相互占用。
(7)容错检测接口电路原理图见附图6，图中37、38均是Z80PIO，并且端口均被置成方式3，中断控制字为18H，屏蔽字为00H。37的A口、B口和38的A口分别接受a′
l，b′
l，c′
l的信息，利用37、38方式3的中断功能，配以简单的程序，就能检出系统硬件故障。
凡熟悉Z80微机硬件和软件的用户均能利用本容错中央处理器灵活自如的设计自己所需要的三余度容错、二余度容错或不容错微机系统。用户可通过向总线容错管理接口写控制使三余度容错降为二余度容错或不容错。
三余度容错特点1、实时屏蔽系统硬件故障。
当局部硬件出现间发性或永久性故障时，不影响系统的正常运行和功能。
2、实时屏蔽系统外界干扰。
3、实时检出系统硬件故障。
用户可通过简单的软件编程检出系统硬件故障和故障的位置，实施例中可以见到。
4、硬件更换时的恢复工作非常方便。
更换硬件后，只需运行一小段程序就可使新更换的硬件同系统现时刻进程相符，见实施例。
二余度容错特点1、实时检出系统硬件故障。
2、硬件更换时的恢复工作非常方便。
本实用新型的一个实施例一个应用容错中央处理器的Z80容错微机系统。
原理图见附图7。图中39－41均是ROM(1K×8)，42－44均是RAM(2K×8)，45－47均是I／O口，下面以CPU关于RAM的操作为例介绍容错过程。
当CPU对RAM进行读操作时，三个RAM同时将相同单元的8位数据经A、B、C总线送到4，经5表决后，屏蔽了错误的8位数据经a、b、c总线送到三个CPU，从而达到了屏蔽RAM故障的目的；当CPU对RAM进行写操作时，三个CPU同时将数据经a、b、c总线送到4，经5表决后，把屏蔽了错误的8位数据经A、B、C总线送到三个RAM，从而达到了屏蔽CPU故障的目的。
系统的故障自检编程非常简单，仍以自检RAM为例加以说明。程序框图见附图8，图中48－54各方框的功能均标注在框图中。假设RAM42故障，则在某个A←(HL)时，37 b′
l的某一位为0，将引起端口中断。此时再编一段中断处理程序，检查HL的内容，就可知道故障的位置。
系统硬件更换时的恢复工作非常简单，仍以更换RAM为例。假设RAM42故障，更换了一个新的RAM42，则新42的存贮内容和43、44不可能完全一样，要使42同系统现时刻的进程相符，就需使更换的42的存贮内容和43、44完全一样。这只需要编一段简单程序即可。该程序框图见附图9，图中55－62各方框的功能均标在框图中。当执行指令A←(HL)时，HL指针指向的42、43、44单元内容在表决器5表决时43和44的内容进入三个CPU的累加器A，而42的内容落选，当招待A→(HL)指令时，42的内容被43、44的内容所取代，从而完成恢复工作。
通过向容错管理接口35、36写控制，可使三余度容错降为二余度容错，仍以RAM为例。假设RAM42损坏短期内没有备件更换，可向35B口写控制使PB1＝1，于是在RDB、MREQB同时有效时，IB＝1，LAB＝0，缓冲器9为三态，10被选通，表决器5的b′＝a′，从而使A总线在RDB、MREQB同时有效时占用B总线，此时RAM43和44成为二余度容错。
权利要求1.一种Z80系列微机容错中央处理器，包括Z80CPU(1、2、3)总线容错电路4，其特征在于总线容错电路4是由下列部分组成(1)数据总线D0-D7容错逻辑电路，由表决电路5、三态缓冲器6-21组成，通过向总线容错管理接口35、36写控制以实现A、B、C总线间的相互占用；(2)地址总线A0-A15，系统控制M1、MREQ、IORQ、RD、WR、RFSH、CPU控制HALT容错逻辑电路，由三态缓冲器22-28组成；(3)CPU总线控制BUSAK容错逻辑电路，由三态缓冲器22-28组成；(4)CPU控制WAIT容错逻辑电路，由三输入与门29-31和三态缓冲器32-34组成；(5)CPU总线控制BUSRQ容错逻辑电路，由三输入与门29-31，三态缓冲器32-34组成。
2.如权利要求1所述的Z80系列微机容错中央处理器，其特征在于该系统的故障自检编程的程序流程为48－54。
专利摘要本实用新型是一种具有容错功能的Z80系统微机中央处理器，它由三个Z80CPU和总线容错电路构成。用它能方便地构成8位容错微机系统，也可方便地使现有的Z80系列微机系统改造成为容错微机。可大幅度提高计算机的可靠性、可维修性、故障自检能力和抗干扰能力，并且实施方便、成本低廉。
文档编号G06F13/00GK2046239SQ8820982
公开日1989年10月18日 申请日期1988年8月24日 优先权日1988年8月24日
发明者张鹰 申请人:张鹰