一种数据接收装置和数据发送装置的制造方法
【技术领域】
[0001]本发明涉及数据通信技术领域，具体地说，涉及一种数据接收装置和数据发送装置。
【背景技术】
[0002]随着光纤通信技术、继电保护技术的迅速发展，光纤等通信设备的成本也逐渐降低，电力通信网络的发展和普及为光纤差动保护的大规模应用提供了充足的通道资源。光纤差动保护具有安全可靠、灵敏度高、动作速度快、不受系统振荡影响等优点，在IlOkV及以下等级的电网中得到了广泛的应用。
[0003]近年来，随着可编程逻辑密度的不断提高，各大公司纷纷推出高性价比的新一代超大规模FPGA可编程逻辑器件，使得FPGA在嵌入式产品设计中已经能实现更多的功能并发挥越来越重要的作用。在光纤差动保护的设计中，使用FPGA控制光纤的收发、对光纤通讯进行解码已经逐渐成为各继电保护厂商的主要做法。所以如何高效、可靠地实现FPGA与后端数据处理单元(例如DSP)的数据交互是一个亟需解决的问题。
【发明内容】
[0004]为解决上述问题，本发明提供了一种数据接收装置，所述装置包括:
[0005]第一数据处理单元，其用于接收外部通信电路传输来的数据并进行分帧处理，将处理得到的数据存储到第一存储单元并发出第一控制信号；
[0006]第二数据处理单元，其与所述第一数据处理单元连接，用于根据所述第一控制信号从所述第一存储单元读取相应数据。
[0007]根据本发明的一个实施例，所述第一存储单元包括状态寄存器，所述第一数据处理单元检测所述状态寄存器中是否存在未被读取的数据帧，根据检测结果产生表征状态寄存器数据位是否有效的第一状态数据。
[0008]根据本发明的一个实施例，所述第二数据处理单元从所述第一存储单元读取数据时，首先读取第一状态数据以判断状态寄存器数据位是否有效，如果有效，所述第二数据处理单元继续进行数据读取操作，否则停止进行数据读取操作。
[0009]根据本发明的一个实施例，所述第一数据处理单元在对接收到数据进行处理时，还生成相应的第二状态数据，所述第二状态数据包括以下所列项中的至少一项:
[0010]CRC校验错误状态数据、接收帧数据长度错误状态数据、接收缓冲溢出状态数据和数据接收有效性状态数据。。
[0011]根据本发明的一个实施例，所述第二数据处理单元读取所述第二状态数据，并根据所述第二状态数据判断所述装置的数据接收状态。
[0012]根据本发明的一个实施例，所述第一存储单元包括接收数据存储地址区间，所述第二数据处理单元从所述接收数据存储地址区间读取数据时，如果读取地址没有达到所述接收数据存储地址区间的末位地址，则对所述末位地址进行读操作。
[0013]根据本发明的一个实施例，在所述第二数据处理单元进行数据读取时，所述第一数据处理单元检测所述接收数据存储地址区间的末位地址是否被所述第二数据处理单元读取，如果被读取，则清除所述第一控制信号。
[0014]根据本发明的一个实施例，在所述第二数据处理单元从所述接收数据存储地址区间的末位地址读取数据时，所述第一数据处理单元还判断是否存在下一帧数据，如果存在，则保留所述第一控制信号，否则清除所述第一控制信号。
[0015]根据本发明的一个实施例，所述第一存储单元包括接收数据缓冲区，所述第一数据处理单元将处理得到的数据存储在所述数据缓冲区中，所述第一数据处理单元通过将所述接收数据存储地址区间映射到所述接收数据缓冲区的不同字段，使得所述第二数据处理单元通过读取所述接收数据存储地址区间来读取所述接收数据缓冲区中的相应数据。
[0016]本发明还提供了一种数据发送装置，所述装置包括第一数据处理单元和与所述第一数据处理单元连接的第二数据处理单元，其中，在进行数据发送时，
[0017]所述第二数据处理单元将待发送数据及其数据长度分别写入发送数据存储单元和数据长度存储单元中；
[0018]所述第一数据处理单元对所述发送数据存储单元和数据长度存储单元中的数据进行相应地处理，并将处理得到的数据发送到与所述装置连接的外部通信电路。
[0019]根据本发明的一个实施例，所述发送数据存储单元包括发送数据存储地址区间，所述第二数据处理单元在向所述发送数据存储地址区间写入待发送数据时，如果所述发送数据存储地址区间的末位地址没有被写入待发送数据，则将所述末位地址写入预设数据。
[0020]根据本发明的一个实施例，所述第二数据处理单元还从第二存储单元读取第二状态数据，并根据所述第二状态数据判断是否进行将待发送数据及其数据长度分别写入所述发送数据存储单元和数据长度存储单元。
[0021]根据本发明的一个实施例，所述第二状态数据包括发送缓冲过载位数据，如果所述发送缓冲过载位数据表征的发送缓冲区为空时，所述第二数据处理单元将待发送数据及其数据长度分别写入所述发送数据存储单元和数据长度存储单元，否则不将待发送数据及其数据长度分别写入所述发送数据存储单元和数据长度存储单元。
[0022]本发明所提供的数据数据接收装置和数据发送装置能够实现数据的高效、可靠地接收与发送。
[0023]第一数据处理单元通过检测第一存储单元中是否存在未被读取的数据帧来产生相应的第一状态数据，第二数据处理单元在从第一存储单元中读取数据的过程中，首先通过读取第一状态数据来判断第一数据存储单元的数据存储状态，以便判断是否需要继续进行数据读取。这样有效提高了第二数据处理单元的数据读取效率，也就提高了整个装置的数据接收效率。
[0024]本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
【附图说明】
[0025]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要的附图做简单的介绍:
[0026]图1是根据本发明一个实施例的数据接收装置的结构图；
[0027]图2是根据本发明一个实施例的接收数据的整体流程图；
[0028]图3是根据本发明一个实施例的数据接收过程中第一数据处理单元的处理流程图；
[0029]图4是根据本发明一个实施例的数据接收过程中第二数据处理单元的处理流程图；
[0030]图5是根据本发明一个实施例的发送数据的流程图；
[0031]图6是根据本发明一个实施例的发送数据的具体流程图。
【具体实施方式】
[0032]以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
[0033]同时，在以下说明中，出于解释的目的而阐述了许多具体细节，以提供对本发明实施例的彻底理解。然而，对本领域的技术人员来说显而易见的是，本发明可以不用这里的具体细节或者所描述的特定方式来实施。
[0034]另外，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
[0035]图1示出了本实施例所提供的数据接收装置的结构图。
[0036]如图1所示，本实施例所提供的数据接收装置100与外部通信电路101连接，其包括第一数据处理单元102和与第二数据处理单元103。其中，第一数据处理单元102连接在外部通信电路101与第二数据处理单元103之间，其用于接收外部通信电路101传输来的数据，并对这些数据进行相应地处理，将处理得到的数据存储到第一存储单元并发出第一控制信号。第二数据处理单元103接收到第一数据处理单元103发出的第一控制信号后，会对第一控制信号进行响应，从第一存储单元中读取响应的数据，从而实现数据的接收。
[0037]本实施例中，第一数据处理单元102采用FPGA，第二数据处理单元采用DSP芯片，由此构成了 DSP+FPGA的硬件架构。随着DSP和FPGA的发展，采用DSP+FPGA的数字硬件开始显示出它的优越性。
[0038]通用DSP芯片能够通过编程广泛应用到各类产品中去，具有算法控制结构复杂、运算速度高、寻址方式灵活和通信能力强大等特点。但是传统的DSP芯片在结构本质上是串行的，这使得对于需要处理的数据量大、处理速度高，但是运算结构相对比较简单的底层信号处理来说，DSP芯片并没有优势可言，而这恰好是FPGA的优势所在。采用DSP+FPGA的数据硬件系统能够将这两种处理芯片的优点结合起来，从而既能够满足底层信号处理的要求，又能满足高层信号处理的