用于高速串行通信中的时钟发生的系统和方法
【专利说明】
【背景技术】
[0001 ] 串行发送器允许在给定通道上逐比特地依次发送数据。由于快速数据转换通常是必要的，高速串行发送器必须被实现成实现了各种速度要求。例如，串行发送器可包括处于一个级中的驱动器组件之后的另一个级中的并串行转换器。构建并串行转换器的常见实现方式可以是通过多路复用器对进行诸如半速比特流之类部分流比特流的组合以实现全速比特流。然而，串行发送器的速度受到并串行转换器和驱动器组件的实现方式的影响，这是因为串行发送器的速度受制于对电路的实现方式及设计的选择。并串行转换器可产生全速时钟信号，该全速时钟信号被转换成用于对两个半速比特流进行并串行转换的两个半速时钟信号。传输速度随着科技的发展而得到提高，而并串行转换器中的全速时钟信号的产生变成了性能瓶颈。
[0002]由此，本领域中仍期望一种能够克服其各个组件的速度限制的高速串行发送器。本领域中还仍期望一种有效的、高速的电流模式驱动器，其能够在更低的功率下操作的同时在单个级中组合驱动器和多路复用功能。
【附图说明】
[0003]图1图示出根据实施例的示例性传输系统。
[0004]图2图示出根据实施例的示例性传输系统。
[0005]图3图示出根据实施例的示例性调节器。
[0006]图4图示出根据实施例的示例性XOR门。
[0007]图5图示出根据实施例的示例性XNOR门。
[0008]图6图示出根据实施例的示例性方法。
【具体实施方式】
[0009]图1图不出根据实施例的不例性传输系统100。根据实施例,传输系统100可包括振荡器110、并串行转换器120和驱动器130。振荡器110可产生至少两个时钟信号(例如I和Q)。并串行转换器120可根据该至少两个时钟信号和多个通道(例如分别为Dl和D2)来调制多个数据流(例如SI和S2)。驱动器130可接收多个数据流并将其组合成单个输出数据流，其中该单个输出数据流的时钟频率高于该至少两个时钟信号中的每个的频率。
[0010]根据实施例，传输系统100可包括补偿器112，其可包含在振荡器110中。并串行转换器120可根据该至少两个时钟信号和多个通道(例如分别为Dl和D2)来调制多个数据流(例如SI和S2)，例如，通过利用时钟信号I根据来自通道Dl的数据对数据流SI重新采样，以及利用时钟信号Q根据来自通道D2的数据对数据流S2重新采样。
[0011]时钟信号I和Q每个都可包括一对相反的时钟信号，例如，I可包括相反的时钟信号i和ib,Q可包括相反的时钟信号q和qb。时钟信号I和Q可正交或彼此成90度相差。例如，q可以是比i早或晚90度的时钟信号，而且qb可以是比ib早或晚90度的时钟信号。利用这些半时钟频率时钟信号，数据流SI和S2也可处于半时钟频率，但是SI和S2可彼此正交(彼此成90度相差)。SI和S2可被看作是正交信号。
[0012]根据实施例，例如，通过利用XOR类逻辑门和诸如功率放大器之类的其它组件对数据流SI和S2进行XOR操作以得到输出，驱动器130可将正交的数据流(例如SI和S2)组合成全时钟频率输出数据流。
[0013]根据实施例，振荡器110可包括配置在锁相环(PLL)中的环振荡器电路，以产生时钟信号I和Q，时钟信号I和Q可正交或彼此成90度相差。可替换地，振荡器110可包括其它配置，例如延迟锁相环(DLL)，以产生时钟信号I和Q，时钟信号I和Q可正交或彼此成90度相差。实现类似的I和Q时钟信号的振荡器110的各种实施方式是可行的。
[0014]根据实施例，补偿器112可调节时钟信号I和Q以补偿任意相位误差来保持时钟信号I和Q彼此正交。PLL可基于例如配置成通过设计产生正交时钟信号的多级压控振荡器(VCO)架构。例如，在其中每个级包括差分反相器的四级差分VCO中，反相器的四个级可形成一个环以在受控的时钟频率下振荡。反相器的四个级可被调谐以调节振荡时钟频率。可针对正交时钟信号I和Q(具有90度的时钟频率相移)抽取该环。通过该配置，正交时钟信号可直接由PLL配置的振荡器产生，并且被传递至并串行转换器120。
[0015]在上述配置中，传输系统100中产生并使用的时钟信号仅仅包括半时钟频率信号(包含数据流)，以在驱动器130中的全时钟速度下产生最终输出。因此，精确度、噪声性能和功率性能可被改善。
[0016]图2图不出不例性传输系统200。根据实施例,传输系统200可包括振荡器210、并串行转换器220和驱动器230，类似于图1中的系统100。振荡器210可包括补偿器212和压控振荡器(VCO) 214。
[0017]VCO 214可包括环振荡器电路。
[0018]补偿器212可包括调节器213.1和213.2以调节时钟信号I和Q的相位。时钟信号I和Q可被连接至XOR门215和XNOR门216的输入以产生正好彼此相反的输出。随后，XOR门215和XNOR门216的输出被馈入低通滤波器，例如所示的那样包括电阻器217.1和217.2和电容器218以及放大器219。放大器219可产生过滤的电压作为调节器213.1的控制信号CTRL.1。如果时钟信号I和Q未对齐成彼此正交，该反馈控制回路可使得CTRL.1增大或减小以通过调节器213.1调节时钟信号I的延迟。此外，调节器213.2可根据控制信号CTRL.2使得时钟信号Q延迟，控制信号CTRL.2可由类似于CTRL.1的另一反馈回路产生，或者可固定至特定电压水平。
[0019]在图2中的上述配置中，即使从VCO 214产生的时钟信号未对齐为彼此正交，补偿器212可补偿并调节时钟信号成正交，随后将调节后的时钟信号馈入至并串行转换器220.
[0020]时钟信号需要在系统维度上精确，因为上升沿和下降沿将控制输出质量。时钟信号的一个潜在问题是相对于期望的90度的任意相位不对齐可能会在输出上导致周期性的抖动噪声。当振荡器更远离输出驱动器时，这可能更严重。因此，可在系统和/或硅片级上更接近并串行转换器和驱动器布置的补偿器212可被用来补偿并串行转换器和驱动器附近的任意相位不对齐以产生最对齐的正交时钟信号I和Q.
[0021]图3图示出根据实施例的示例性调节器300。调节器300可被用作图2中的调节器213.1或调节器213.2。调节器300可包括差分放大器电路，其中电阻器302.1和晶体管304.1形成第一分支，电阻器302.2和晶体管304.2形成第二分支。电阻器302.1和302.2可被连接至电压电源VCC，而且每个经由电容器306.1和306.2连接至各个相反的输出OUT和0UTB。晶体管304.1和304.2可接收它们的门上的各个相反的输入IN和INB。
[0022]调节器300可包括电流源控制晶体管(例如308.1和308.2)。至少一个电流源控制晶体管(例如308.2)可连接至门上的控制信号CTRL。其它电流源控制晶体管(例如308.1)可连接至门上的预设的控制信号。在该配置中，通过改变控制信号CTRL的电压水平，晶体管304.1和304.2的公共电流可增大或减小，这继而调节了用于通过调节器300传播信号IN和INB以输出OUT和OUTB的延迟。
[0023]根据实施例，IN和INB可被连接至时钟信号I的未调节版本的i和ib，或连接至时钟信号Q的未调节版本的q和qb。OUT和OUTB可变成时钟信号I的调节版本的i和ib，或者时钟信号Q的调节版本的q和qb。CTRL可被连接至图2中的CTRL.1或CTRL.2。
[0024]根据上述配置，传输系统可具有下述优势:
[0025]A)来自传输系统的随机噪声可由来自PLL内的VCO的噪声支配。在高速串行通信标准(例如JESD204B)中，随机噪声(随机抖动)必须很低(在8Gbps的数据速率下，一般〈lps抖动)。在0.18um CMOS工艺中，例如，为了满足高速以及低噪声的要求，VCO设计变得非常有挑战性。高速的目标要求非常小的器件，但是低噪声的目标要求VCO中的大器件以抑制噪声。通过使得传输系统中的