一种ISA总线到Multibus总线的读写操作转换电路的制作方法
【技术领域】
[0001]本发明属于加固计算机设计领域，特别是一种ISA总线到Multibus总线的读写操作转换电路。
【背景技术】
[0002]PCI/CPC1、Multibus、ISA是加固计算机主流设备总线，一般计算机系统采用单一计算机总线，形成系列设计，如PCI总线计算机、CPCI总线计算机、Multibus总线计算机、ISA总线计算机，配置模块一般包括计算机主模块、AD模块与232串口模块、特殊功能模块等从设备。在加固计算机设计中，为提高系统可靠性，希望在新系统中尽量采用已鉴定成熟模块或设备，如在ISA总线计算机中使用已鉴定的Multibus总线从模块(AD模块、232串口模块、特殊功能模块等)，形成混合总线计算机系统。但是，现有技术中尚无成熟的ISA总线到Multibus总线的读写操作转换电路模块，无法解决ISA总线机箱上配置Multibus总线从设备的混插与兼容问题。
【发明内容】
[0003]本发明的目的在于提供一种ISA总线到Multibus总线的读写操作转换电路。
[0004]实现本发明目的的技术解决方案为:一种ISA总线到Multibus总线的读写操作转换电路，包括状态转移电路、时序处理电路、复位电路、中断电路；ISA总线的核心部分ISA三总线(控制总线、地址总线、数据总线)与状态转移电路和时序处理电路相连，ISA总线复位信号与复位电路相连，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路；Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线复位信号与复位电路相连，Multibus总线中断信号与中断电路相连，复位电路输出总复位信号到状态转移电路和时序处理电路，复位电路还与系统复位相连接。
[0005]状态转移电路采用ISA总线时钟作为状态机的工作时钟，根据ISA总线和Multibus总线输入的控制信号，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路。
[0006]时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换。
[0007]中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理。
[0008]复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。
[0009]本发明中Multibus总线简称M总线。
[0010]本发明与现有技术相比，其显著优点为:1)本发明的电路结构简单，支持8位和16位数据宽度，地址线可以根据需要进行扩展；2)该电路转换效率高，频率适应性强，可以用于7MHz?1MHz的ISA总线时钟范围；3)该电路通用性强，可以在通用的CPLD/FPGA逻辑芯片上实现，占用资源少，功耗低；4)该电路通过ISA总线到Multibus总线的读写时序转换，实现了在ISA总线机箱上配置Multibus总线从设备的混插与兼容；5)在测试领域，基于ISA总线的测试系统，除直接测试ISA总线模块外，如果采用本发明电路，可以扩展测试Multibus总线从模块，进而提高系统测试能力。
[0011]下面结合附图对本发明作进一步详细描述。
【附图说明】
[0012]图1为本发明的ISA总线到Multibus总线的读写操作转换电路的组成框图。
[0013]图2为本发明的状态转移电路的外部信号连接图。
[0014]图3为本发明的时序处理电路的外部信号连接和组成框图。
[0015]图4为本发明的状态转移电路的电路框图。
[0016]图5为本发明的状态机的状态转移图。
[0017]图6为本发明的地址转换电路的电路框图。
[0018]图7为本发明的读写命令转换电路的电路框图。
[0019]图8为本发明的数据写转换电路的电路框图。
[0020]图9为本发明的数据读转换电路的电路框图。
[0021]图10为本发明的反馈电路的电路框图。
[0022]图11为本发明的复位电路的电路框图。
【具体实施方式】
[0023]本发明公开了一种ISA总线到Multibus总线的读写操作转换电路，把ISA总线的同步读写操作转换为Multibus总线的异步读写操作，实现ISA总线主设备对Multibus总线从设备的读写操作，解决了 ISA总线机箱上配置Multibus总线从设备的混插与兼容问题，在混合总线加固计算机设计、计算机总线板卡测试诊断等领域有广泛应用。
[0024]结合附图1，说明本发明的ISA总线到Multibus总线的读写操作转换电路的组成。
[0025]—种ISA总线到Multibus总线的读写操作转换电路，包括状态转移电路、时序处理电路、复位电路、中断电路；ISA总线的核心部分ISA三总线(控制总线、地址总线、数据总线)与状态转移电路和时序处理电路相连，ISA总线复位信号与复位电路相连，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路;Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线复位信号与复位电路相连，Multibus总线中断信号与中断电路相连，复位电路输出总复位信号到状态转移电路和时序处理电路，并输出Mulitbus总线复位信号到Multibus总线；复位电路还与系统复位相连接。
[0026]状态转移电路采用ISA总线时钟作为状态机的工作时钟，根据ISA总线和Multibus总线输入的控制信号，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路。
[0027]时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换。
[0028]中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理。
[0029]复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。
[0030]本发明中，相同名称的信号标识表不同一电气连接，Multibus总线简称M总线。
[0031]结合附图1、附图2、附图4和附图5，说明状态转移电路的外部连接、组成和工作原理。
[0032]状态转移电路与ISA三总线相连的信号包括ISA总线时钟(isa_bclk)、ISA总线存储器读(isa_memr，低有效)、ISA总线存储器写(isa_memw，低有效)、ISA总线I/O读(isa_1r，低有效)、ISA总线I/O写(isa_1w，低有效);状态转移电路与Multibus三总线相连的信号为M总线传输确认(m_xack，低有效)，状态转移电路输出到时序处理电路的时序控制信号包括:ISA总线读(isa_rd，高有效)、ISA总线写(isa_wt，高有效)、ISA总线读 / 写(isa_rd_wt，高有效)、计数信号(isa_ws_cnt)、状态信号 IDLE、RD_WT、BT_END (高有效)；状态转移电路的复位信号为来自复位电路的总复位(rst，高有效)；
[0033]状态转移电路包括第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]、第一或门[0R01]、第二或门[0R02]、第三或门[0R03]、第一多路复用器[M01]、第二多路复用器[M02]、第一 D触发器[D01]、第一状态机模块[U01]；
[0034]上述等于比较器的A输入端和B输入端相等时输出高电平，不相等输出低电平。上述第一多路复用器[M01]为二选一复用器，第二多路复用器[M02]为四选一复用器；二选一复用器的S选择端为低电平时DO输入端与Q输出端连通，二选一复用器的S选择端为高电平时Dl输入端与Q输出端连接；四选一复用器的[S1，S2]选择端为2’ b00时DO输入端与Q输出端连通，[SI，S2]选择端为2’ b01时Dl输入端与Q输出端连通，[SI，S2]选择端为2’ blO时D2输入端与Q输出端连通，[SI，S2]选择端为2’ bll时D3输入端与Q输出端连通；第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]的输入端均为4位宽度，第一多路复用器[M01]的数据端、第二多路复用器[M02]的数据端、第一 D触发器[D01]的数据端、第五等于比较器[E05]的输入端均为2位宽度，第一或门[0R01]、第二或门[0R02]、第三或门[0R03]以及第一状态机模块[U01]的外部接口均为I位宽度；
[0035]第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]的A输入端相连，从高位到低位依次连接到ISA总线I/O写isa_1w、ISA总线存储器写isa_memw、ISA总线I/O读isa_1r、ISA总线存储器读isa_memr ;第一等于比较器[E01]的B输入端从高位到低位连接到电平状态4’hE，第二等于比较器[E02]的B输入端从高位到低位连接到电平状态4’hD，第三等于比较器[E03]的B输入端从高位到低位连接到电平状态4’ hB，第四等于比较器[E04]的B输入端从高位到低位连接到电平状态4’ h7 ;第一等于比较器[E01]的OUT输出端连接到第一或门[0R01]输入端1，第二等于比较器[E02]的OUT输出端连接到第一或门[0R01]输入端2，第一或门[0R01]的输出端信号为ISA总线读(isa_rd，连接到第三或门[0R03]的输入端I并输出到时序处理电路，第三等于比较器[E03]的OUT输出端连接到第二或门[0R02]输入端1，第四等于比较器[E04]的OUT输出端连接到第二或门[0R02]输入端2，第二或门[0R02]的输出端信号为ISA总线写(isa_wt)，连接到第三或门[0R03]的输入端2并输出到时序处理电路，第三或门[0R03]的输出端信号为ISA总线读/写(isa_rd_wt)，连接到第一状态机模块[U01]的Tl输入端并输出到时序处理单路；
[0036]第一多路复用器[M01]的Dl输入端从高到低连接到电平状态2’bll，第一多路复用器[M01]的反相S选择端连接到外部信号M总线传输确认m_Xack，第一多路复用器[M01]的Q输出端连接到第二多路复用器[M02]的D2输入端，第二多路复用器[M02]的DO输入端从高位到低位连接到电平状态2’b01，第二多路复用器[M02]的Dl输入端从高位到低位连接到电平状态2’blO，第二多路复用器[M02]的D3输入端从高位到低位连接到电平状态2’ b00，第二多路复用器[M02]的Q输出端连接到第一 D触发器[D01]的D输入端，第一 D触发器[D01]的时钟端连接到ISA总线时钟isa_bclk，第一 D触发器[D01]的EN使能端连接到状态信号RD_WT，第一 D触发器[D01]的CLR复位端连接到总复位rst，第一 D触发器[D01]的Q输出端为计数信号isa_ws_cnt，与第一多路复用器[M01]的DO输入端、第二多路复用器[M02]的[S1，S2]选择端、第五等于比较器[E05]的A输入端相连，并输出到时序处理电路，第五等于比较器[E05]的B输入端从高位到低位连接到电平状态2’bll，第五等于比较器[E05]的OUT输出端连接到第一状态机模块[U01]的T2输入端；第一状态机模块[U01]的CLK时钟端连接到ISA总线时钟isa_bclk，第一状态机模块[U01]的CLR复位端连接到总复位rst，第一状态机模块[U01]的state输出端信号包括状态信号IDLE、RD_WT、BT_END，分别输出到时序处理电路。
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