所述第一状态机模块[U01]采用ISA总线时钟isa_bclk作为状态机工作时钟，第一状态机模块[U01]的状态转移条件包括Tl和T2，有效状态包括statel、state2、state3，分别对应状态信号IDLE、RD_WT、BT_END (均为高电平有效)，总复位rst有效时系统处于statel状态，状态信号IDLE有效，在总复位rst撤销的正常工作条件下，当Tl无效时(Tl=O)，状态机处于statel状态，当Tl有效时(Tl = I)，状态机转移到state2状态，状态信号RD_WT有效，当T2无效时，状态机处于state2状态，当T2有效时(T2 = I)，状态机转移到state3状态，状态信号BT_END有效，state3状态停留一个ISA总线时钟(isa_clk)之后，转移到statel状态，完成一次状态机的状态转移操作。
[0038]状态转移电路主要完成状态机的状态转移控制，当进行ISA总线存储器读操作时，[isa_1w, isa_memw, isa_1r，isa_memr] = 4’ blllO = 4’ hE，当进行 ISA 总线 I/O 读操作时，[isa_1w, isa_memw，isa_1r, isa_memr] = 4’ bllOl = 4’ hD，当进行 ISA 总线存储器写操作时，[isa_1w, isa_memw，isa_1r, isa_memr] = 4’ blOll = 4’ hB，当进行 ISA总线 1/0 写操作时，[isa_1w，isa_memw，isa_1r，isa_memr] = 4’ bOlll = 4’ h7 ;因此，第一或门[0R01]的输出端信号即为ISA总线读isa_rd，第二或门[0R02]的输出端信号即为ISA总线写isa_wt，第三或门[0R03]的输出端信号(也即第一状态机模块[U01]的状态转移条件Tl)为ISA总线读/写isa_rd_wt ;当出现有效的ISA总线读命令时，isa_rd有效，当出现有效的ISA总线写命令时，isa_wt有效，当出现有效的ISA总线读或写命令时，isa_rd_wt有效，即Tl有效；
[0039]当总复位rst有效时，第一 D触发器[D01]的Q输出端信号即计数信号isa_ws_cnt为2’b00，在state2状态下，状态信号RD_WT有效，第一 D触发器[D01]与第二多路复用器[M02]组成一个受控计数器，计数信号isa_ws_cnt从2’ bOO开始按照ISA总线时钟isa_bclk进行加I计数；当isa_ws_cnt为2’blO时，如果M总线传输确认m_xack有效(低电平)，isa_ws_cnt正常加I变为2’ bll，如果M总线传输确认m_xack无效(高电平)，isa_ws_cnt保持为2’ blO状态，直到M总线传输确认m_xack有效(低电平)再加I变为2’ bll，isa_ws_cnt变为2’bll之后，下一个ISA总线时钟isa_bclk再加I复位到2’ bOO，当计数信号isa_ws_cnt为2’ bll时，第一状态机模块[U01]的状态转移条件T2有效；
[0040]标准的ISA总线操作周期(无插入等待周期)为六个ISA总线时钟周期，可能的插入等待周期位于第五ISA总线操作周期和第六ISA总线操作周期之间，即使出现插入等待周期，本文中仍然把插入等待周期之后的这个ISA总线操作周期称为第六ISA总线操作周期；isa_ws_cnt为2’ blO对应第五ISA总线操作周期和可能的插入等待周期，isa_ws_cnt为2’ bll对应第六ISA总线操作周期；
[0041]状态机的statel状态对应复位状态、总线空闲状态和第一、第二 ISA总线操作周期，状态机的state2状态对应第三到第五ISA总线操作周期、可能的插入等待周期以及第六ISA总线操作周期，状态机的state3状态对应最后一个额外的ISA总线周期；
[0042]在复位或总线空闲状态下，状态机处于statel状态，状态信号IDLE有效，当出现ISA总线读或写操作命令时，状态机转移到state2状态，状态信号RD_WT有效，在state2状态下，从第三ISA总线操作周期计数到第五ISA总线操作周期，在第五个ISA总线操作周期，判断M总线传输确认m_xack是否有效(M总线数据读写是否完成)，如果m_xack无效，则进入等待周期，如果m_xack有效，在第六ISA总线操作周期，状态机从state2状态转移到state3状态，状态信号BT_END有效，在state3状态下占用一个额外的ISA总线周期(用于Multibus总线地址、数据保持)，直接跳转到statel状态，结束本次状态转移操作。
[0043]结合附图1、附图3说明时序处理电路的电路的外部连接、组成模块和主要功能。
[0044]时序处理电路与ISA三总线相连的信号包括ISA总线存储器读(isa_memr，低有效)、ISA总线存储器写(isa_memw，低有效)、ISA总线I/O读(isa_1r，低有效)、ISA总线I/O 写(isa_1w，低有效)、ISA 总线地址(isa_addr)、ISA 总线数据(isa_dat)、ISA 总线从设备就绪(isa_chrdy，高有效)，时序处理电路接收的状态转移电路的输出信号包括ISA总线读(isa_rd，高有效)、ISA总线写(isa_wt，高有效)、ISA总线读/写(isa_rd_wt，高有效)、计数信号(isa_ws_Cnt)、状态信号IDLE、RD_WT、BT_END (均为高有效)，时序处理电路与Multibus三总线连接的信号包括M总线存储器读(m_mrdc，低有效)、M总线存储器写(m_mwtc，低有效)、M总线I/O读(m_1rc，低有效)、M总线I/O写(m_1wc，低有效)、M总线地址(m_addr)、M总线数据(m_dat)、M总线传输确认(m_xack，低有效)，时序处理电路的复位信号来自复位电路的总复位(rst，高有效)；
[0045]时序处理电路包括地址转换电路、读写命令转换电路、数据写转换电路、数据读转换电路、反馈电路。地址转换电路、读写命令转换电路、数据写转换电路、数据读转换电路、反馈电路均采用ISA总线时钟(isa_bclk)作为工作时钟，采用总复位(rst)作为复位信号。
[0046]地址转换电路用于实现ISA总线地址(isa_addr)到M总线地址(m_addr)的读写时序转换，输入的时序控制信号包括ISA总线读/写(isa_rd_Wt)、状态信号IDLE、RD_WT、BT_END ；
[0047]读写命令转换电路用于实现ISA总线读写操作命令(ISA总线存储器读isajnemr、ISA总线存储器写isa_memw、ISA总线I/O读isa_1r、I/0总线I/O写isa_1w)到M总线读写操作命令(M总线存储器读m_mrdc、M总线存储器写m_mwtc、M总线I/O读m_1rc、M总线1/0写!11_;[0?^)的读写时序转换，输入的时序控制信号包括计数信号(isa_ws_cnt)、状态信号RD_WT ;
[0048]数据写转换电路用于实现ISA总线数据(isa_dat)到M总线数据(m_dat)的写操作时序转换，输入的时序控制信号包括ISA总线读(isa_rd)、ISA总线写(isa_wt)、状态信号 IDLE、RD_WT、BT_END ；
[0049]数据读转换电路用于实现读操作的M总线数据(m_dat)到ISA总线数据(isa_dat)的读操作时序转换，输入的时序控制信号包括ISA总线读(isa_rd)、ISA总线写(isa_wt)、计数信号(iSa_WS_cnt)、状态信号IDLE、RD_WT、BT_END，输入的反馈信号为M总线传输确认(m_xack)；
[0050]反馈电路用于实现M总线传输确认(m_xack)到ISA总线从设备就绪(isa_chrdy)的反馈信号的时序转换，输入的时序控制信号包括计数信号(isa_WS_Cnt)、状态信号RD_
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[0051]结合附图6，说明地址转换电路的组成和工作原理。
[0052]所述地址转换电路包括第一选择器[S01]、第二 D触发器[D02]、第三D触发器[D03]、第一三态门[T01];第一选择器[S01]为三路选择器，当只有SO选择端为高电平时，DO输入端与OUT输出端连通，当只有SI选择端为高电平时，Dl输入端与OUT输出端连通，当只有S2选择端为高电平时，D2输入端与OUT输出端选通；第一选择器[S01]、第二 D触发器[D02]的数据端为I位宽度，第三D触发器[D03]、第一三态门[T01]的数据端对应地址总线，数据宽度可根据实际应用调整，默认为20位宽度；
[0053]第一选择器[S01]的DO输入端连接到高电平，第一选择器[S01]的Dl输入端连接到低电平，第一选择器[S01]的D2输入端连接到ISA总线读/写isa_rd_wt，第一选择器[S01]的SO选择端连接到状态信号BT_END，第一选择器[S01]的SI选择端连接到状态信号RD_WT，第一选择器[S01]的S2选择端连接到状态信号IDLE，第一选择器[S01]的OUT输出端与第二 D触发器[D02]的EN使能端、第三D触发器[D03]的EN使能端相连，第二 D触发器[D02]的反相D输入端连接到状态信号BT_END，第二 D触发器[D02]的Q输出端连接到第一三态门[T01]的ENB使能端，第三D触发器[D03]的D输入端连接到ISA总线地址isa_addr，第三D触发器[D03]的Q输出端连接到第一三态门[T01]的输入端，第二 D触发器[D02]、第三D触发器[D03]的时钟端均连接到ISA总线时钟isa_bclk，第二 D触发器[D02]、第三D触发器[D03]的CLR复位端均连接到总复位rst，第一三态门[T01]的输出端连接到M总线地址m_addr。
[0054]在statel状态，状态信号IDLE有效，第一选择器[S01]的OUT输出端与D2输入端连通，如果出现ISA总线读写操作，isa_rd_Wt有效(高电平)，第二 D触发器[D02]、第三D触发器[03]的EN使能端为高电平，第一三态门[T01]的ENB使能端为高电平，第一三态门[T01]导通，ISA总线地址isa_addr输出到M总线地址m_addr ;在state2状态，状态信号RD_WT有效，第一选择器[S01]的OUT输出端与Dl输入端连通为低电平，第二 D触发器[D02]、第三D触发器[03]关闭，M总线地址m_addr保持；在state3状态，状态信号BT_END有效，第一选择器[SOI]的OUT输出端与DO输入端连通为高电平，第一三态门[T01]的ENB使能端为低电平，第一三态门[T01]关闭，结束对M总线地am_addr的驱动，释放M地址总线。
[0055]ISA总线地址isa_addr在第二 ISA总线操作周期输出到M总线地址m_addr，M总线地址m_addr保持到第六ISA总线操作周期(对应M总线读写命令结束)之后，再保持一个ISA总线周期释放。
[0056]结合附图7，说明读写命令转换电路的组成和工作原理。
[0057]所述读写命令转换电路包括第三多路复用器[M03]、第四D触发器[D04];第三多路复用器[M03]为四选一复用器，第三多路复用器[M03]、第四D触发器[D04]数据端均为4位宽度；
[0058]第三多路复用器[M03]的DO输入端从高位到低位依次连接ISA总线I/O写isa_1w、ISA总线存储器写isa_memw、ISA总线I/O读isa_1r、ISA总线存储器读isa_memr，第三多路复用器[M03]的Dl输入端与D2输入端对应位相连，并与第四D触发器[D04]的Q输出端对应位连接，第三多路复用器[M03]的D3输入端从高位到低位连接到电平状态4’ hF，第三多路复用器[M03]的[SI，S2]选择端连接到计数信号isa_Ws_cnt，第三多路复用器[M03]的Q输出端连接到第四D触发器[D04]的D输入端，第四D触发器[D04]的时钟端连接到ISA总线时钟isa_bclk，第四D触发器[D04]的EN使能端连接到状态信号RD_WT，第四D触发器[D04]的SET置位端连