总线匹配方法和装置的制造方法
【技术领域】
[0001] 本发明涉及电路板设计领域，特别涉及一种总线匹配方法和装置。
【背景技术】
[0002] 随着数字电路的发展，芯片功能越来越强大、集成度越来越高，同一块电路板 上通常会包含若干个功能芯片，芯片之间通过各种各样的总线（例如本地总线（英文 简称：LB，英文全称：LocalBus)、快速通道互联（英文简称：QPI，英文全称：QuickPath Interconnect)、高速外设部件互连（英文简称：PCIE，英文全称：PeripheralComponent InterconnectExpress)、外设部件互连（英文简称：PCI,英文全称：Peripheral ComponentInterconnect)、串行介质无关接口（英文简称：SMII，英文全称：SerialMedia IndependentInterface)等进行互联，以实现不同功能芯片之间的数据交换。
[0003] 为了能够使电路板上芯片之间正常工作，需要对电路板上各个芯片进行初始化， 常见的初始化的过程为：电路板供电电源上电，电路板上所有芯片复位信号解复位，芯片直 接进入工作模式，即按约定的地址数据总线顺序，实现两个逻辑芯片之间的数据通讯。由 于这种初始化过程要求按照约定的地址数据总线顺序实现逻辑芯片之间的数据通讯，因此 逻辑芯片之间的管脚是一一对应的，即电路板上的信号互连必须遵循每个定义完全相同的 信号点对点的互连。例如，系统中包含主控芯片中央处理器（英文简称：CPU，英文全称： CentralProcessingUnit)和被控芯片FLASH,其中主控芯片CPU的地址0必须连接到被 控芯片FLASH的地址0,否则主控芯片CPU无法正确的读取被控芯片FLASH里的程序内容。
[0004] 在实现本发明的过程中，发明人发现现有技术至少存在以下问题：由于两个芯片 之间通常是通过数据总线、地址总线和控制总线互连的，这些总线的数量非常多，且每根信 号线都有固定定义，芯片之间的信号线不能接错，因此受到芯片间点对点互连的约束，这些 信号线在实际信号互连过程中会出现严重交叉。
【发明内容】
[0005] 为了解决相关技术中由于受到芯片间点对点互连的约束，导致信号线在实际信号 互连过程中存在严重交叉的问题，本发明实施例提供了一种总线匹配方法和装置。所述技 术方案如下：
[0006] 第一方面，提供了一种总线匹配方法，所述方法应用于包含有主控芯片和至少一 个被控芯片的电路板中，所述主控芯片上的管脚和同一个被控芯片上的管脚之间无交叉一 对一连接，所述方法包括：
[0007] 按照预定匹配顺序依次从所述主控芯片中需要进行匹配的管脚中选择一个管脚， 控制所述管脚输出匹配信号；
[0008] 从所述被控芯片中需要进行匹配的管脚中，确定出接收到所述匹配信号的管脚， 建立接收到所述匹配信号的所述管脚与正在输出所述匹配信号的所述管脚所连接的信号 线之间的对应关系，将所述对应关系保存至所述被控芯片的对应列表中。
[0009] 在第一方面的第一种可能的实施方式中，所述确定出接收到所述匹配信号的管 脚，包括：
[0010] 检测所述被控芯片是否接收到所述主控芯片发送的初始化信号，所述初始化信号 用于通知所述被控芯片进行匹配；
[0011] 在所述被控芯片接收到所述初始化信号时，从所述被控芯片中需要进行匹配的管 脚中，确定出唯一接收到信号的管脚，将所述管脚确定为接收到所述匹配信号的管脚。
[0012] 结合第一方面的第一种可能的实施方式，在第一方面的第二种可能的实施方式 中，所述方法还包括：
[0013] 在控制所述管脚输出所述匹配信号时，控制所述主控芯片输出所述初始化信号， 并禁止所述主控芯片中其他需要进行匹配的管脚输出所述匹配信号。
[0014] 结合第一方面、第一方面的第一种可能的实施方式或者第一方面的第二种可能的 实施方式中，在第一方面的第三种可能的实施方式中，所述建立接收到所述匹配信号的所 述管脚与正在输出所述匹配信号的所述管脚所连接的信号线之间的对应关系，包括：
[0015] 根据所述预定匹配顺序确定出正在输出所述匹配信号的管脚；
[0016] 获取与所述管脚连接的信号线；
[0017] 建立所述信号线与所述被控芯片中接收到所述匹配信号的管脚之间的对应关系。
[0018] 结合第一方面的第三种可能的实施方式，在第一方面的第四种可能的实施方式 中，所述方法还包括：
[0019] 在所述被控芯片中已经匹配过的管脚接收到信号时，根据存储的所述对应列表， 查找到与所述被控芯片中接收到所述信号的管脚对应的信号线，将所述信号确定为所述信 号线所发送的信号。
[0020] 第二方面，提供了一种总线匹配装置，所述装置应用于包含有主控芯片和至少一 个被控芯片的电路板中，所述主控芯片上的管脚和同一个被控芯片上的管脚之间无交叉一 对一连接，所述装置包括：
[0021] 第一输出模块，用于按照预定匹配顺序依次从所述主控芯片中需要进行匹配的管 脚中选择一个管脚，控制所述管脚输出匹配信号；
[0022] 建立模块，用于从所述被控芯片中需要进行匹配的管脚中，确定出接收到所述第 一输出模块输出的所述匹配信号的管脚，建立接收到所述匹配信号的所述管脚与正在输出 所述匹配信号的所述管脚所连接的信号线之间的对应关系，将所述对应关系保存至所述被 控芯片的对应列表中。
[0023] 在第二方面的第一种可能的实施方式中，所述建立模块，还用于：
[0024] 检测所述被控芯片是否接收到所述主控芯片发送的初始化信号，所述初始化信号 用于通知所述被控芯片进行匹配；
[0025] 在所述被控芯片接收到所述初始化信号时，从所述被控芯片中需要进行匹配的管 脚中，确定出唯一接收到信号的管脚，将所述管脚确定为接收到所述匹配信号的管脚。
[0026] 结合第二方面的第一种可能的实施方式，在第二方面的第二种可能的实施方式 中，所述装置还包括：
[0027] 第二输出模块，用于在控制所述管脚输出所述匹配信号时，控制所述主控芯片输 出所述初始化信号，并禁止所述主控芯片中其他需要进行匹配的管脚输出所述匹配信号。
[0028] 结合第二方面、第二方面的第一种可能的实施方式或者第二方面的第二种可能的 实施方式中，在第二方面的第三种可能的实施方式中，所述建立模块，还用于：
[0029] 根据所述预定匹配顺序确定出正在输出所述匹配信号的管脚；
[0030] 获取与所述管脚连接的信号线；
[0031] 建立所述信号线与所述被控芯片中接收到所述匹配信号的管脚之间的对应关系。
[0032] 结合第二方面的第三种可能的实施方式，在第二方面的第四种可能的实施方式 中，所述装置还包括：
[0033] 查找模块，用于在所述被控芯片中已经匹配过的管脚接收到信号时，根据存储的 所述对应列表，查找到与所述被控芯片中接收到所述信号的管脚对应的信号线，将所述信 号确定为所述信号线所发送的信号。
[0034] 第三方面，提供了一种总线匹配装置，所述装置应用于包含有主控芯片和至少一 个被控芯片的电路板中，所述主控芯片上的管脚和同一个被控芯片上的管脚之间无交叉一 对一连接，所述装置包括：处理器和存储器，其中，所述存储器用于存储一个或者一个以上 的指令，所述指令被配置成由所述处理器执行；
[0035] 所述处理器，用于按照预定匹配顺序依次从所述主控芯片中需要进行匹配的管脚 中选择一个管脚，控制所述管脚输出匹配信号；
[0036] 所述处理器，还用于从所述被控芯片中需要进行匹配的管脚中，确定出接收到所 述第一输出模块输出的所述匹配信号的管脚，建立接收到所述匹配信号的所述管脚与正在 输出所述匹配信号的所述管脚所连接的信号线之间的对应关系，将所述对应关系保存至所 述被控芯片的对应列表中。
[0037] 在第三方面的第一种可能的实施方式中，所述处理器，还用于：
[0038] 检测所述被控芯片是否接收到所述主控芯片发送的初始化信号，所述初始化信号 用于通知所述被控芯片进行匹配；
[0039] 在所述被控芯片接收到所述初始化信号时，从所述被控芯片中需要进行匹配的管 脚中，确定出唯一接收到信号的管脚，将所述管脚确定为接收到所述匹配信号的管脚。
[0040] 结合第三方面的第一种可能的实施方式，在第三方面的第二种可能的实施方式 中，所述处理器，还用于控制所述管脚输出所述匹配信号时，控制所述主控芯片输出所述初 始化信号，并禁止所述主控芯片中其他需要进行匹配的管脚输出所述匹配信号。
[0041] 结合第三方面、第三方面的第一种可能的实施方式或者第三方面的第二种可能的 实施方式中，在第三方面的第三种可能的实施方式中，所述处理器，还用于：
[0042] 根据所述预定匹配顺序确定出正在输出所述匹配信号的管脚；
[0043] 获取与所述管脚连接的信号线；
[0044] 建立所述信号线与所述被控芯片中接收到所述匹配信号的管脚之间的对应关系。
[0045] 结合第三方面的第三种可能的实施方式，在第三方面的第四种可能的实施方式 中，所述处理器，还用于在所述被控芯片中已经匹配过的管脚接收到信号时