单总线数据通信方法
【技术领域】
[0001] 本发明涉及通信技术领域，尤其是一种单总线数据通信方法。
【背景技术】
[0002] 与目前多数标准串行数据通信方式，如SPI/I2C/MICROWIRE不同，Single-Line单 总线协议采用单根信号线，既传输串行数据位的时钟信号，又传输串行数据，而且数据传输 是双向的。大多数Single-Line?器件不需要额外的供电电源，可直接从单总线上获得足够 的电源电流（即寄生供电方式）。它具有节省I/O 口线资源、结构简单、成本低廉、便于总线 扩展和维护等诸多优点。
[0003] Single-Line单总线协议适用于单个主机系统，能够在一条Single-Line单总线 上控制一个或多个Single-Line器件。当只有一个Single-Line器件位于总线上时，系统可 按照单节点系统操作，无须通信地址寻址操作；而当多个Single-Line器件位于总线上时， 则系统按照多节点系统操作，要求以Single-Line器件的唯一 ROM ID作为通信地址，实现 主机和单个Single-Line器件的数据通信。但是，目前单总线的通信方法不具备通信速率 同步功能，以致于采用很宽范围的通信系统速率来弥补主机与从机基准频率的不确定及不 可知性，因此只能单一的通信速率操作。
【发明内容】
[0004] 本发明要解决的技术问题是：提出一种能够实现主从设备之间的通信速率同步的 单总线数据通信方法。
[0005] 本发明所采用的技术方案为：一种单总线数据通信方法，主机通过在工作状态的 单总线Single-Line信号上产生大于上电复位时间的低电平脉冲作为通信上电 复位脉冲；从机在上电复位时间t POTOTW_KesrtR执行完成上电复位；并产生一个可编程调控 宽度的低电平复位完成信号作为应答脉冲；所述的主机检测该信号值并获取从机的基准频 率；主机以此调整自身的基准频率与从机通信速率同步。
[0006] 本发明所述的可编程调控宽度的低电平复位完成信号由可编程调控宽度的低电 平复位完成信号器产生；所述的可编程调控宽度的低电平复位完成信号器连接有逻辑判断 电路；所述的逻辑判断电路检测并判断Single-Line信号是否为上电复位脉冲。当确认上 电复位脉冲后，可编程调控宽度的低电平复位完成信号器产生一个低电平复位完成信号， 主机通过检测该低电平复位完成信号，来获取从机的基准频率，这样主机就完成了通信速 率同步，从而会以此调整自己的基准频率同步从机。
[0007] 本发明所述的逻辑判断电路的输入端连接低功耗频率发生器；低功耗频率发生器 产生较低频时钟信号用作基准频率。上电复位脉冲电路工作于半导体器件的弱逆向（Weak Inversion)工作状态，这是工作电流最低的工作状态。上电复位脉冲电路一直处于工作状 ??τ O
[0008] 本发明所述的低功耗频率发生器、逻辑判断电路以及可编程调控宽度的低电平复 位完成信号器由电源及低压差线性稳压器LDO供电。
[0009] 单总线上的所有通信都是从通信复位开始，包括：主机发出的通信复位脉冲及 Single-Line器件的应答脉冲：
[0010] 1)当从机发出响应主机的应答脉冲时，即向主机表明它处于总线上，且工作准备 就绪；在主机初始化时，主机通过拉低单总线，以产生Tx通信复位脉冲；主机释放总 线，并进入接收模式Rx;
[0011] 2)当总线被释放后，外部上拉电阻将单总线拉高；通信工作时钟T由配置寄存器 的分频系数来设定；
[0012] 3)在单总线器件检测到上升沿后，保持高电平继续延时，Single-Line器件通过 拉低总线t PI1，以产生应答脉冲；
[0013] 4)单总线被释放，被外部上拉电阻又拉回到高电平；之后，主机可以开始ROM命令 的传输。
[0014] 本发明的有益效果是：
[0015] 1、主机会以此调整自己的基准频率，大大提高主机在通信操作中采样的可靠性及 灵活性，从而提尚系统可靠性；
[0016] 2、因为主机与从机的基准频率可预知，可以精确定义数据通信系统频率及范围， 从而可以在有限的频带范围内扩展数据通信系统速率，由原先单一的通信速率提升到可编 程调控的通信速率，大大提高系统功能；
[0017] 3、精确定义数据通信系统频率及范围可以带来低功耗的电路设计，因为可预知的 基准频率使电路逻辑操作简单易行。
【附图说明】
[0018] 下面结合附图和实施例对本发明进一步说明。
[0019] 图1是本发明上电复位时序图；
[0020] 图2是通信复位脉冲和应答脉冲时序图；
[0021] 图3是上电复位脉冲电路的电路原理框图；
[0022] 图4是主机读/与时隙的时序不意图；
[0023] 图5是ROM功能流程图；
[0024] 图6是ROM功能流程图续图。
【具体实施方式】
[0025] 现在结合附图和优选实施例对本发明作进一步详细的说明。这些附图均为简化的 示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
[0026] Single-Line总线系统由一个单总线主机和一个或多个从器件组成。在任何情况 下，总线主机通常是一个微控制器。Single-Line协议根据特定时隙中总线的状态工作，这 些特定时隙始于总线主机发出的同步脉冲的下降沿。由于Single-Line总线系统只有一条 数据线，为使上述操作易于实现，总线上的每个器件需要具有漏极开路或三态输出口，而从 器件的Single-Line端口采用的是漏极开路输出。
[0027] Single-Line总线的空闲状态为高电平。如果由于某种原因需要暂停工作，稍 后还能恢复工作的话，必须将总线置于空闲状态。否则，如果总线保持低电平的时间超过 480 μ S (缺省值T = 15us)或32T (其他通信速率）时，总线上的所有从器件将被复位。
[0028] Single-Line器件在初次上电时，会自动执行内部的上电复位，包括器件内部配 置数据的自动加载、通信速率重新准备自校准等操作。在器件完成上电复位之后，如果想 在后续操作中重新进行上电复位操作，则主机可以通过在Single-Line信号上产生大于 典型值I. 5ms)时间的低电平脉冲，从而让Single-Line器件再次执行上电复位 操作。器件在规定的时间（tEx_te_Keset)内执行完成上电复位后，将产生12T宽度（t PmreriM) 的低电平复位完成信号（也可以通过配置寄存器设置为Disable，从而禁止器件响应复位 完成信号）。Single-Line器件上电复位时序见图1。
[0029] 而单总线上的所有通信都是从通信复位开始，包括：主机发出的通信复位脉冲及 Single-Line器件的应答脉冲，如图2所示。当Single-Line从机发出响应主机的应答脉冲 时，即向主机表明它处于总线上，且工作准备就绪。在主机初始化过程，主机通过拉低单总 线t K@t，以产生（Tx)通信复位脉冲。接着，主机释放总线，并进入接收模式（Rx)。当总线 被释放后，外部上拉电阻将单总线拉高。Single-Line器件的通信工作时钟T由配置寄存器 的分频系数来设定，即T = 3x[S2:S0+l]xl. Ous。在Single-Line单总线器件检测到上升沿 后，保持高电平继续延时tPDH( = 2T)，接着Single-Line器件通过拉低总线?ΡΙΛ( = 8T)，以 产生应答脉冲，之后单总线被释放，被外部上拉电阻又拉回到高电平，至少保持6Τ时间。因 此，整个Single-Line从机应答周期至少t Pulse_Drtert= 16Τ。在此时间之后，主机就可以开始 ROM命令的传输了。如果需要更高精度的通信时间匹配，主机可以通过测量Single-Line器 件的应答tPIJ = 8T)低电平脉冲，以此调整当初产生的通信复位脉冲时间tK_t，以及读位 时序时的采样时间点。一旦从器件成功扑捉到了主机发过来的通信复位低电平脉冲，从机 将以此设定Single-Line的通信速率，不再变更通信速率，直到接收到上电复位脉冲或重 新上电为止。Single-Line器件的应答脉冲，也可以通过配置寄存器设置为Disable，从而 禁止器件产生应答脉冲信号。上电复位脉冲电路的电路如图3所示。
[0030] 在主机检测到应答脉冲后，就可以发出ROM命令。这些命令与各个Single-Line器 件的唯一 64位ROM代码相关，允许主机在单总线上连接多个Single-Line器件时，指定操 作某个Single-Line器件。这些命令还允许主机能够检测到总线上有多少个Single-Line 器件以及其设备类型，或者有没有设备处于报警状态。Single-Line器件可能支持5种ROM 命令（实际情况与具体型号有关），每个命令代码长度为8位。主机在发出功能命令之前， 必须送出合适的ROM命令。ROM命令的操作流程如图5、图6所示。
[0031] 下面对一些ROM命令的功能做简单的介绍，以及使用在何种情况下。
[0032] ?搜索 Search ROM [F0h]
[0033] 当系统初始上电时，主机