专利名称：取得一总线操控的装置与方法
技术领域：
本发明涉及计算机系统中的总线仲裁器，特别是用以取得一总线操控的装置与方法。
背景技术：
具有多个总线控制器(bus master)的计算机系统是众所皆知的。而真正地在设计微处理器时，典型地会允许一个总线通过一已定义的总线仲裁机制使之具有多个控制器。典型地，一外部装置会通过一个总线请求信号(bus request signal)来请求一总线的所有权(ownership)。此总线请求信号会被导入至一仲裁装置，其通过一总线授予信号(busgrant signal)来授予此总线的所有权。一些能够运作以作为一给定总线的控制器的装置，其典型上来说都具有用来产生一总线请求信号的逻辑，以及用来接收一总线授予信号的逻辑。一些总线请求信号会依次被导入至一仲裁逻辑(arbitration logic)，而仲裁逻辑也会产生一些总线授予信号，这些总线授予信号会被传送到不同的总线控制器。为了避免总线的争夺，总线仲裁逻辑负责协调及管理一总线操控，其通过分派总线操控使得每一次仅有一总线控制器。
在大部分的计算机系统中，一给定的总线控制器并不会注意到其它总线控制器的动作。就这一点而言，一给定的总线控制器可以请求一总线的操控，但仍需等待由仲裁逻辑授予此一总线操控；再者，一给定的总线控制器通常并不具前项知识来获知需要等候多久才能收到总线请求的授予。
典型上而言，不同的总线控制器中都具有功能逻辑(functionallogic)，其在所有的时间皆保持完全地动作(尽管有时是闲置的状态)。当功能逻辑保持在动作的状态时，其内部不同的逻辑元件会不断地消耗功率。因为一给定的总线控制器，在请求一总线操控以及授予此一操控的这段期间，可能需要等待一段相当长的时间；然而，功能逻辑以及其它位于总线控制器内的逻辑元件，其闲置的动作将使得功率不断地被消耗掉。
因此，本发明将针对一多重总线控制器的计算机系统内的一总线控制器，提供一个新的系统与方法来减少其内部的功率耗损。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提供一种取得一总线操控的装置与方法，以降低总线控制器的电路元件过度消耗。
为达上述目的，本发明提供一种使用在多重总线控制器系统中，用来降低总线控制器的电路元件功率过度消耗的装置与方法。在本发明的一具体实施例中，一总线控制器以一集成电路(其中包含一被用来将一时脉信号失能的时脉控制逻辑)的形式提供，否则在请求一总线操控以及授予此请求的这段期间，此时脉控制逻辑会被传送到位于集成电路中的功能电路系统。
本发明提供一种集成电路，其中，包含一总线请求逻辑，用来判定一总线请求信号；一第一功能逻辑，用来在接收到一总线授予信号后控制一系统总线的执行如同一总线控制器；以及一时脉控制逻辑，用来将至少一个时脉信号失能以响应该总线请求信号的判定，该至少一个时脉信号被用来实行该第一功能逻辑的同步电路系统，且该时脉控制逻辑被用来将该至少一个时脉信号致能以响应该总线授予信号的接收。
本发明还提供一种能做为一总线控制器的集成电路，其中，包含一时脉控制逻辑，能够在该集成电路已请求当作该总线控制器的一第一时间以及一总线操控已由该集成电路取得的一第二时间的期间，将该集成电路的至少一个时脉信号失能。
同时本发明还提供一种取得一总线操控的方法，其中，包含判定一总线请求信号；失能或禁能与该总线请求信号本质上一致的一内部时脉信号；接收一总线授予信号；以及致能与该总线请求信号本质上一致的该内部时脉信号。
图1为根据本发明一具体实施例的一方块图，用以说明多重总线控制器系统中的逻辑元件；图2为根据本发明一具体实施例的一结构图，用以说明一总线控制器中的时脉控制逻辑；图3为一时序图，用以说明图2中电路的不同信号的时间顺序；图4为根据本发明一具体实施例的一方块图，用以说明一集成电路中的逻辑元件；图5为根据本发明另一具体实施例的一方块图，用以说明一集成电路中的逻辑元件；图6为根据本发明一具体实施例的一结构图，用以说明一总线控制器中的时脉控制逻辑；图7为一时序图，用以说明图6中信号的理想时序。
图中符号说明100多重总线控制器系统105总线110总线控制器120总线控制器122总线请求信号124总线授予信号130总线控制器
150总线仲裁器160时脉控制逻辑252总线请求信号254总线授予信号260时脉控制逻辑262D型正反器264D型闩锁器265自发时脉信号266与门267闸控时脉信号268时脉致能信号272下一时脉致能信号284需求授予信号302总线请求信号的判定304需求授予信号的转换306下一时脉致能信号的转换308时脉致能信号的转换310总线授予信号的判定312下一时脉致能信号转换314时脉致能信号的转换400集成电路405总线415总线请求逻辑420时脉逻辑425总线授予逻辑440功能电路系统454总线授予信号460时脉控制逻辑465自发时脉信号467闸控时脉信号
500集成电路505总线515总线请求逻辑520时脉逻辑525总线授予逻辑540功能电路系统545额外的功能电路系统560时脉控制逻辑565自发时脉信号567闸控时脉信号652总线请求信号654总线授予信号658RS闩锁器的输出信号660时脉控制逻辑665自发时脉信号666与门667闸控时脉信号668时脉致能信号680RS闩锁器682D型闩锁器702总线请求信号的转换710总线授予信号的转换712RS闩锁器680的输出端的转换714D型闩锁器682的输出端的转换具体实施方式
本发明的一些实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其它的实施例施行，且本发明的范围不受限定，其以权利要求书为准。再者，为提供更清楚的描述及更易理解本发明，附图内各部分并没有依照其相对尺寸绘图，某些尺寸与其它相关尺度相比已经被夸张；不相关的细节部分也未完全绘出，以求图标的简洁。
参考图1所示，其为根据本发明一具体实施例的一方块图，用以说明多重总线控制器系统100中的逻辑元件。此处需要说明的是，为求说明简化，在图1中的系统100仅叙述数个逻辑元件，因此不相关的细节部分未列于图标当中。在图1所示的系统100中，共有三个逻辑元件用以取得一总线105的操控，且这三个逻辑元件分别标示为总线控制器(Bus Master)110、120以及130。如大家所知，一总线控制器为一个能取得总线所有权的装置，且该装置用以驱动总线105以及在发生于总线105上的其它所有控制信号。如图1所示的一具体实施例，每一总线控制器110、120以及130以相似的方式操作，用以取得总线105的所有权(或操控)。因此，为简化起见，此处仅针对总线控制器110的操作方面加以叙述。
在取得总线105的操控之前，总线控制器110判定(assert)一总线请求信号122。总线请求信号线122通过驱使此信号至逻辑上1的状态、驱使此信号至逻辑上0的状态或通过判定一脉冲于此信号线上来加以判定，其取决于所需的实施例与其实施方式。与本发明的范畴与精神一致，前述的任何方法皆可以被实施。在总线请求线122上的一信号判定之后，总线控制器110接着等待接收一总线授予信号的判定(在信号线124上)；且此总线授予信号由一总线仲裁器150所产生。
如大家所知，总线仲裁逻辑负责协调及管理总线请求信号、总线授予信号；其在某种程度上确保每一特定时间内仅有一总线控制器被予以授予总线105的操控。关于总线仲裁机制的不同特性与其它管理机制，为众所皆知的，因此在此处不特别着墨。更进一步地，总线请求信号、总线授予信号以及其它信号，其实行于总线控制器及总线仲裁器之间的总线操控的管理与控制，为众所皆知的，因此在此处亦不特别看墨。
取而代之地，本发明提出一新的观点，其涉及一个或多个总线控制器(110、120及130)中，在总线请求信号的判定以及接收到总线授予信号的这段期间来降低其功率耗损。于本发明的一实施例中，总线控制器110、120以及130通过将一时脉信号失能或禁能(此时脉用来实行位于总线控制器110、120以及130之内的同步功能电路系统的实施)，来减少过多的功率耗损。以这样的方式来将一时脉信号禁能，将可以避免过多或不必要的元件切换(例如，晶体管闸的切换以响应一时脉的转换)。就这一点而言，尽管一装置没有信号输入端或输出端在变动，仅有一时脉输入的波动将导致位于此装置中的晶体管切换，因此而耗尽功率。
为了要实行减少功率消耗的作用，每一总线控制器110、120以及130可以包含时脉控制逻辑160(于此，时脉控制逻辑160被用来特别说明总线控制器110，但其亦包含于其它总线控制器中)。就这一点而言，本发明的一实施例中的时脉控制逻辑160可以被用在不同形式的总线控制器系统平台之中，其与图1中所示的架构不同。此外，时脉控制逻辑160可以用不同的方式加以实施。
接着请参照图2所示，其为根据本发明一具体实施例的一结构图，用以说明一总线控制器中的时脉控制逻辑260。图2中的时脉控制逻辑主要使用一D型正反器262与一D型闩锁器264。本实施例中的时脉控制逻辑包含两个信号输入端，分别为总线请求信号(bus_request signal)252以及总线授予信号(bus_grant signal)254。此外，一自发时脉信号(free_running_clock signal)265也输入至时脉控制逻辑260。而时脉控制逻辑260则是产生一输出，即为闸控时脉信号(gated_clock signal)267。当自发时脉信号265被失能(disabled)或禁能(inbitibed)时，闸控时脉信号267将是一稳态(steady-state)值；亦即，闸控时脉信号267可以保持在逻辑1或逻辑0的状态，其端赖于设计者偏好、系统特性或与本发明的范畴与学理一致的其它变量。在正常操作的期间，自发时脉信号265被传送(亦即，没有被禁能)至闸控时脉信号267。就这一点而言，自发时脉信号265被禁能与否，其端赖于时脉致能信号(clock_enable signal)268而定，并且此时脉致能信号268为与门(AND gate)266的一输入信号。而时脉致能信号268的值根据D型闩锁器264的输入值而定，且此输入值为下一时脉致能信号(next_clock_enable signal)272的值。而下一时脉致能信号272的值根据总线请求信号252及总线授予信号254的值而定。
为了更进一步说明图2中电路系统的操作，请参考图3所示。图3为一时序图，用以说明图2的电路中不同信号的时间顺序以及信号之值。首先，图3中的最上面一条信号线说明自发时脉信号265。于本实施例中，总线请求信号252及总线授予信号254为已判定，当其为高位的(high)或是逻辑1的状态。因此，如图3中所说明的，在总线请求信号252的判定302之前，总线请求信号252及总线授予信号254两者都为逻辑0的状态；而需求授予信号(need_grant signal)284亦为逻辑0的状态。因此，下一时脉致能信号272为逻辑1的状态时，将时脉致能信号268也置于逻辑1的状态。因此，自发时脉信号265被传送至与门266，如此之闸控时脉信号267为一具有与自发时脉信号265相同时序的时脉信号。
在总线请求信号252的判定302之后，紧接着自发时脉信号265的上升边缘以及D型正反器262的传输延迟(propagation delay)之后，需求授予信号284的转换304由逻辑0转换至逻辑1的状态，下一时脉致能信号272的转换306则是紧接着由逻辑1转换成逻辑0的状态。然后，在自发时脉信号265的低位脉冲期间，时脉致能信号268的转换308由逻辑1转换成逻辑0的状态。时脉致能信号268的逻辑0之值通过与门266被闸控，以确保闸控时脉信号267保持在逻辑0的状态。如同图3所说明的，闸控时脉信号267保持在逻辑0的状态(失能或禁能)直至总线授予信号254的判定310。
在总线授予信号254的判定之后，下一时脉致能信号272的转换312则是紧接着由逻辑0转换成逻辑1的状态。然后，在自发时脉信号265的下一个低位脉冲期间，下一时脉致能信号272的逻辑0的值由D型闩锁器264使之致能，且传送至时脉致能信号268。当其为高位的状态时，时脉致能信号268允许自发时脉信号265传送至与门266。因此，一旦时脉致能信号268的转换314由逻辑0转换成逻辑1的状态，则自发时脉信号265的值被传送至闸控时脉信号267。
如图2中所示的机制，其为熟知此技术领域的人士所知悉，而更进一步叙述其时序图于图3中。在提出总线请求信号252的请求后以及接收一与总线授予信号254本质上一致的信号后的这段期间，时脉控制逻辑260其操作用以将自发时脉信号265失能或禁能(以闸控时脉信号267的形式)。
根据图2所说明的一实施例及以上所述可知，闸控时脉信号267被失能或禁能以响应总线请求信号252的判定。反之，闸控时脉信号267被解除禁能或重新致能以响应总线授予信号254的判定。与本发明的范畴与精神一致的其它实施例中，提供当一闸控时脉信号被失能或重新致能时，以不同的方式加以实施。举例来说，总线请求信号及(或)总线授予信号的判定，可以根据其它事件或电路状况而被预作准备或大致估计的；且时脉信号将随之被失能。就这一点而言，由时脉控制逻辑将时脉信号失能，其特点与总线请求信号的判定本质上为一致的；而时脉信号的解除禁能或重新致能，其特点与总线授予信号的判定本质上为一致的。同样地，在总线请求信号的判定之后以及在一总线操控由总线控制器取得之前的这段期间，时脉信号可以被失能。
以上所述为本发明一具体实施例的一些特点，现在请参考图4与图5，其为本发明另一具体实施例的逻辑元件结构图。在图4中所显示的为一集成电路400。集成电路400可以被操作为一总线控制器，因此其包含了总线请求逻辑(bus request logic)415，其主要功能为产生总线请求信号，并传送到一仲裁逻辑；此外，集成电路400也包含了一总线授予逻辑(bus grant logic)425，其主要功能则是接收由仲裁电路系统所产生的总线授予信号，以及其操作。在一些具体实施例中，总线授予逻辑425可以被简化为直接连接到总线授予信号(也就是说，总线授予信号454可以被直接通过总线授予逻辑425，而未被改变其值)。而总线请求逻辑415与总线授予逻辑425，已为现有技术中经常所见的装置，故在此不多加描述。
除此之外，关于图4中一具体实施例的特点，时脉控制逻辑460用来闸控一自发时脉逻辑420，而自发时脉逻辑420用来将自发时脉信号465(由自发时脉逻辑420所产生)失能或禁能。闸控(或被禁能)时脉信号467被输入至集成电路400中的功能电路系统440，当闸控时脉信号467为一稳态(非扰动)值，则将使得同步电路的元件操作在一减少功率耗损的模式之下。
图5说明了与图4相似的一具体实施例，其中以相似的数字标号用来表示相似的元件。而图4与图5的具体实施例主要不同之处在于，图5多考虑了一额外的功能电路系统(additional functional circuitry)545于集成电路500中，而集成电路500中的自发时脉逻辑520用以一连续机制之下；也就是说，图5的具体实施例中包含了一集成电路500，其具有功能电路系统540，在请求一总线的操控的这段期间为了要减少功率耗损，使得时脉信号可以被禁能，而一额外的功能电路系统545其具有一输入时脉不被禁能。
接着请参考图6，其为根据本发明另一具体实施例的时脉控制逻辑660的结构图。如同图2中所说明的电路系统的功能操作一般，同样地，图6中所说明的电路系统的操作用以闸控一自发时脉信号，其为了在闸控时脉信号667的输出端将自发时脉信号665失能或禁能。如同图2中的与门266，图6中的电路使用一个与门666以一时脉致能信号668来闸控自发时脉信号665。而本实施例中的时脉控制逻辑660的其它部分，则是包含了使用两个存储器元件680、682。第一存储器元件可以用一种RS闩锁器680的形式来实施，其中总线请求信号652连接至RS闩锁器680的R输入端，而总线授予信号654连接至RS闩锁器680的S输入端。像本实施例这样的例子也考虑到RS闩锁器680，其被设计为将总线授予信号654的优先级超过总线请求信号652。因此，当总线请求信号652以及总线授予信号654同时为逻辑1的值，则RS闩锁器680的S输入端将优先于另一输入端，因此输出信号658为逻辑1。
而第二个存储器元件可以用一种D型闩锁器682的形式来实施。RS闩锁器680的输出信号658将被连接到D型闩锁器682，其用来在自发时脉信号665为低位脉冲的期间，将传送至输出端668的输入信号658致能。
在操作中，当总线请求信号652被判定时，RS闩锁器680为重设(reset)状态，因此其输出信号658为逻辑0的状态。此一逻辑0的状态将被传送至与门666，使得闸控时脉信号667保持在一逻辑0的状态。此操作由被传送至闸控时脉信号667来将自发时脉信号665禁能或失能。然而，当总线授予信号654被判定时，RS闩锁器680的输出信号658变成逻辑1的状态，通过传送至D型闩锁器682使得其输出信号668为逻辑1的状态。而输出信号668的逻辑1的状态将影响与门666，使得自发时脉信号665可以被传送至闸控时脉信号667。
需要特别注意的是，RS闩锁器680的功能操作(例如，确保一输入端优先于其它端的操作)，可以通过RS闩锁器680内部的逻辑元件或电路系统而可得。另一方面，上述的操作也可以使用外部的逻辑元件(未示于图中)或电路系统而得之。
接下来请参考图7，其为图6中具体实施例不同信号的时间顺序及其相互关系。为了说明方便起见，图7的时序图假设与门666为一理想的(也就是，0)的延迟。如图7中所见，其与图3的时序图相似，图6中说明的时脉控制逻辑用来操作，其在已请求总线操控之后以及总线操控已经被授予之前的这段期间，将自发时脉信号665禁能或失能。
更具体一点的说明，请参考图7所示，总线请求信号652的转换702由逻辑0转换至逻辑1的状态，其导致RS闩锁器680的输出由逻辑1转换至逻辑0的状态。在自发时脉信号665下一个低位脉冲的这段期间，D型闩锁器682的输出由逻辑1转换至逻辑0的状态。如此方式来闸控时脉信号(通过与门666)，使得闸控时脉信号667保持在逻辑0的状态。闸控时脉信号667保持这样的状态直至总线授予信号654被判定。就这一点而言，当总线授予信号654的转换710由逻辑0转换至逻辑1的状态，则RS闩锁器680的输出端的转换712也由逻辑0转换至逻辑1的值。因此，在自发时脉信号665下一个低位脉冲的这段期间，D型闩锁器682的输出端的转换714由逻辑0转换至逻辑1的值，因此而解除禁能或重新致能闸控时脉信号667。
此处需特别说明的是，时脉控制逻辑可以用不同方式加以实施，且不同信号的时序关系也可以有所不同，其与本发明的范畴与精神一致。举例来说，此处已经叙述的总线请求信号及总线授予信号，其被判定为当由逻辑0转换至逻辑1的状态。这些信号也可以被判定为当其由逻辑1转换至逻辑0的状态，其与本发明的范畴与精神一致。此外，这些信号也可以通过脉冲高位或低位而被判定。
需要强调的是，以上所述仅为本发明的较佳实施例，并非用以限定本发明的权利要求；同时以上的描述对于熟知本技术领域的专门人士应可明了及实施，因此其它未脱离本发明所揭露的精神下所完成的等效改变或修饰，均应包含在权利要求书的范围中。
权利要求
1.一种集成电路，其特征在于，包含一总线请求逻辑，用来判定一总线请求信号；一第一功能逻辑，用来在接收到一总线授予信号后控制一系统总线的执行如同一总线控制器；以及一时脉控制逻辑，用来将至少一个时脉信号失能以响应该总线请求信号的判定，该至少一个时脉信号被用来实行该第一功能逻辑的同步电路系统，且该时脉控制逻辑被用来将该至少一个时脉信号致能以响应该总线授予信号的接收。
2.如权利要求1所述的集成电路，其中，更包含一第二功能逻辑，以同步模式来操作以响应该至少一个时脉信号。
3.一种能做为一总线控制器的集成电路，其特征在于，包含一时脉控制逻辑，能够在该集成电路已请求当作该总线控制器的一第一时间以及一总线操控已由该集成电路取得的一第二时间的期间，将该集成电路的至少一个时脉信号失能。
4.如权利要求3所述的能做为一总线控制器的集成电路，其中，该时脉控制逻辑包含一电路系统，其用来将该至少一个时脉信号失能以响应一总线请求信号。
5.如权利要求3所述的能做为一总线控制器的集成电路，其中，该时脉控制逻辑包含一电路系统，用来将该至少一个时脉信号致能以响应一总线授予信号。
6.一种取得一总线操控的方法，其特征在于，包含判定一总线请求信号；失能或禁能与该总线请求信号本质上一致的一内部时脉信号；接收一总线授予信号；以及致能与该总线请求信号本质上一致的该内部时脉信号。
7.如权利要求6所述的取得一总线操控的方法，其中，该失能与该总线请求信号本质上一致的内部时脉信号，包含将该内部时脉信号失能以响应该总线请求信号的一判定。
8.如权利要求6所述的取得一总线操控的方法，其中，该失能与该总线请求信号本质上一致的一内部时脉信号，包含在该总线请求信号的一判定后将该内部时脉信号失能。
9.如权利要求6所述的取得一总线操控的方法，其中，该致能与该总线请求信号本质上一致的该内部时脉信号，包含将该内部时脉信号致能以响应该总线授予信号的一判定。
10.如权利要求6所述的取得一总线操控的方法，其中，该致能与该总线请求信号本质上一致的该内部时脉信号，包含在该总线授予信号的一判定后将该内部时脉信号致能。
全文摘要
本发明涉及一种使用在多重总线控制器系统(multi－bus master system)中，用来降低总线控制器(bus master)的电路元件功率过度消耗的装置与方法，在本发明的一具体实施例中，一总线控制器以一集成电路(其中包含一被用来将一时脉信号失能的时脉控制逻辑)的形式提供，否则在请求一总线操控以及授予此请求的这段期间，此时脉控制逻辑会被传送到位于集成电路中的功能电路系统(functionalcircuitry)。
文档编号G06F13/00GK1545040SQ20041003694
公开日2004年11月10日 申请日期2004年4月21日 优先权日2003年11月14日
发明者威廉V·米勒, 李察·邓肯, 威廉V 米勒, 邓肯 申请人:威盛电子股份有限公司