地总线互连，主控芯片为CPU，被控芯片为FLSH和 SDRAM为例对电路板的结构进行说明，请参见图3D所示，其示出了本发明另一部分实施例 中提供的以本地总线互连的电路板的示意图。该电路板中主控芯片CPU上所包含的管脚 Pinl-Pin8为需要进行匹配的管脚，其中分别与管脚Pin3、Pin6、Pin4和Pinl连接的信号 线data[0]、data[l]、data[2]、data[3]为数据总线中的信号线，分别与管脚Pin5、Pin7、 Pin2、Pin8连接的信号线addr[0]、addr[l]、addr[2]、addr[3]为地址总线中的信号线；该 主控芯片CPU还包含的管脚Pin9-Pinl2为通知发送管脚，其中主控芯片CPU中与Pin9连 接的信号线RE为控制总线中的读信号线，主控芯片CPU中与PinlO连接的信号线WE为控 制总线中的写信号线，主控芯片CPU中与Pinll连接的信号线CS0为控制总线中用于选择 FLASH的片选信号线，与Pinl2连接的信号线CS1为控制总线中用于选择SDRAM的片选信号 线。
[0134] 图3D中，被控芯片FLASH上所包含的管脚Pinl-Pin8为需要进行匹配的管脚，信 号线ad[0]-ad[7]分别与管脚Pinl-Pin8连接，且CPU中需要进行匹配的管脚与FLSAH中 需要进行匹配的管脚连接的各条导线之间无交叉一对一连接。被控芯片FLASH所包含的管 脚Pin9-Pinll为通知接收管脚，其中信号线WE所连接的管脚Pin9与对应的信号线WE所 连接的管脚Pin9通过导线连接，信号线RE所连接的管脚PinlO与对应的信号线WE所连接 的管脚PinlO通过导线连接，信号线CS所连接的管脚Pinll与对应的信号线CS0所连接的 管脚Pinll通过导线连接。对被控芯片SDRAM的设置与连接与被控芯片FLASH类似，这里 就不再赘述。
[0135] 可选的，主控芯片CPU的管脚Pin9-Pinl2中的其中一个被设置为通知发送管脚， 主控芯片CPU的管脚Pin9-Pinl2中剩余的其他管脚以及管脚Pinl至Pin8均为需要进行匹 配的管脚。可选的，主控芯片CPU的管脚Pinl-Pinll中的其中一个设置为通知发送管脚， 主控芯片CPU的管脚Pinl-Pinll中剩余的管脚均为需要进行匹配的管脚。
[0136] 下面分别以图3B、图3C和图3D所涉及的电路板为例对图2中的各个步骤进行说 明。
[0137] 结合图3B对主控芯片CPU中管脚Pinl至Pinl2进行匹配的过程如下：
[0138] 对主控芯片CPU需要进行匹配的管脚Pinl至Pinl2进行匹配的预定匹配顺序依 次为：Pin5、Pin7、Pin2、Pin8、Pin3、Pin6、Pin4、Pinl、Pin9、PinlO、Pinll、Pinl2,主控芯 片中的Pinl3作为通知发送管脚，被控芯片中的Pinl3作为通知接收管脚。
[0139] 匹配过程如下：
[0140] 1、CPU的Pinl3输出初始化信号0,通知FLASH/Pinl3和SDRAM/Pinl3进行匹配。
[0141] 当FLASH/Pinl3和SDRAM/Pinl3接收的逻辑信号为0时，表明CPU准备进行匹配， 后续中，FLASH和SDRAM则可以根据预定匹配顺序进行匹配。
[0142] 2、在CPU的Pinl3输出初始化信号0时，按照预定匹配顺序选取CPU的addr[0]/ Pin5输出匹配信号0,并禁止CPU中其他各个需要进行匹配的管脚输出匹配信号0。
[0143] 此时，其他各个需要进行匹配的管脚可以不输出信号，也可以输出非匹配信号1。
[0144] 3、当FLASH/Pinl3和SDRAM/Pinl3接收的逻辑信号为0时，FLASH芯片的Pinl? Pinl 1中只有ad [4]/Pin2接收到的信号为0逻辑，此时FLASH芯片则建立FLASH中Pin2与 主控芯片中addr[0]之间的对应关系，并将该对应关系存储至FLASH的对应列表中。SDRAM的Pinl?Pinll中只有ad[5]/Pin6为0逻辑，此时SDRAM芯片则建立SDRAM中Pin6与主 控芯片中addr[0]之间的对应关系，并将该对应关系存储至SDRAM的对应列表中。
[0145] 根据预定匹配顺序，依次从CPU中选取需要进行匹配的管脚，重复执行类似于上 述的步骤1至步骤3,匹配完成后得到的FLASH的对应列表如下表1:
[0146]表 1
[0147]
【主权项】
1. 一种总线匹配方法，其特征在于，所述方法应用于包含有主控芯片和至少一个被控 芯片的电路板中，所述主控芯片上的管脚和同一个被控芯片上的管脚之间无交叉一对一连 接，所述方法包括： 按照预定匹配顺序依次从所述主控芯片中需要进行匹配的管脚中选择一个管脚，控制 所述管脚输出匹配信号； 从所述被控芯片中需要进行匹配的管脚中，确定出接收到所述匹配信号的管脚，建立 接收到所述匹配信号的所述管脚与正在输出所述匹配信号的所述管脚所连接的信号线之 间的对应关系，将所述对应关系保存至所述被控芯片的对应列表中。
2. 根据权利要求1所述的方法，其特征在于，所述确定出接收到所述匹配信号的管脚， 包括： 检测所述被控芯片是否接收到所述主控芯片发送的初始化信号，所述初始化信号用于 通知所述被控芯片进行匹配； 在所述被控芯片接收到所述初始化信号时，从所述被控芯片中需要进行匹配的管脚 中，确定出唯一接收到信号的管脚，将所述管脚确定为接收到所述匹配信号的管脚。
3. 根据权利要求2所述的方法，其特征在于，所述方法还包括： 在控制所述管脚输出所述匹配信号时，控制所述主控芯片输出所述初始化信号，并禁 止所述主控芯片中其他需要进行匹配的管脚输出所述匹配信号。
4. 根据权利要1至3中任一所述的方法，其特征在于，所述建立接收到所述匹配信号的 所述管脚与正在输出所述匹配信号的所述管脚所连接的信号线之间的对应关系，包括： 根据所述预定匹配顺序确定出正在输出所述匹配信号的管脚； 获取与所述管脚连接的信号线； 建立所述信号线与所述被控芯片中接收到所述匹配信号的管脚之间的对应关系。
5. 根据权利要4所述的方法，其特征在于，所述方法还包括： 在所述被控芯片中已经匹配过的管脚接收到信号时，根据存储的所述对应列表，查找 到与所述被控芯片中接收到所述信号的管脚对应的信号线，将所述信号确定为所述信号线 所发送的信号。
6. -种总线匹配装置，其特征在于，所述装置应用于包含有主控芯片和至少一个被控 芯片的电路板中，所述主控芯片上的管脚和同一个被控芯片上的管脚之间无交叉一对一连 接，所述装置包括： 第一输出模块，用于按照预定匹配顺序依次从所述主控芯片中需要进行匹配的管脚中 选择一个管脚，控制所述管脚输出匹配信号； 建立模块，用于从所述被控芯片中需要进行匹配的管脚中，确定出接收到所述第一输 出模块输出的所述匹配信号的管脚，建立接收到所述匹配信号的所述管脚与正在输出所述 匹配信号的所述管脚所连接的信号线之间的对应关系，将所述对应关系保存至所述被控芯 片的对应列表中。
7. 根据权利要求6所述的装置，其特征在于，所述建立模块，还用于： 检测所述被控芯片是否接收到所述主控芯片发送的初始化信号，所述初始化信号用于 通知所述被控芯片进行匹配； 在所述被控芯片接收到所述初始化信号时，从所述被控芯片中需要进行匹配的管脚 中，确定出唯一接收到信号的管脚，将所述管脚确定为接收到所述匹配信号的管脚。
8. 根据权利要求7所述的装置，其特征在于，所述装置还包括： 第二输出模块，用于在控制所述管脚输出所述匹配信号时，控制所述主控芯片输出所 述初始化信号，并禁止所述主控芯片中其他需要进行匹配的管脚输出所述匹配信号。
9. 根据权利要6至8中任一所述的装置，其特征在于，所述建立模块，还用于： 根据所述预定匹配顺序确定出正在输出所述匹配信号的管脚； 获取与所述管脚连接的信号线； 建立所述信号线与所述被控芯片中接收到所述匹配信号的管脚之间的对应关系。
10. 根据权利要9所述的装置，其特征在于，所述装置还包括： 查找模块，用于在所述被控芯片中已经匹配过的管脚接收到信号时，根据存储的所述 对应列表，查找到与所述被控芯片中接收到所述信号的管脚对应的信号线，将所述信号确 定为所述信号线所发送的信号。
【专利摘要】本发明实施例提供了一种总线匹配方法和装置，涉及电路板设计领域。所述总线匹配方法包括：按照预定匹配顺序依次从所述主控芯片中需要进行匹配的管脚中选择一个管脚，控制所述管脚输出匹配信号；从所述被控芯片中需要进行匹配的管脚中，确定出接收到所述匹配信号的管脚，建立接收到所述匹配信号的所述管脚与正在输出所述匹配信号的所述管脚所连接的信号线之间的对应关系，将所述对应关系保存至所述被控芯片的对应列表中。解决了相关技术中由于受到芯片间点对点互连的约束，导致信号线在实际信号互连过程中存在严重交叉的问题；达到了大大减少了芯片之间互连时的导线交叉度的效果。
【IPC分类】G06F13-40
【公开号】CN104572557
【申请号】CN201410853858
【发明人】苏俊
【申请人】华为技术有限公司
【公开日】2015年4月29日
【申请日】2014年12月31日