专利名称：无尖脉冲的时钟脉冲转换的制作方法
技术领域：
本发明涉及包括权利要求1前序部分的特征的将第一时钟信号转换到第二时钟信号的电路装置。
由于冗余度的原因成双地设置时钟信号的交换系统中，应该在频率相同和相位任意差别的两个时钟信号之间进行转换，不会在此时产生尖脉冲/闪信号。
这个问题的提出通常由电路解决，该电路具有单稳触发器与分立元件-例如象电阻和电容-的组合。在这种电路中，暴露出缺点，即这种组合在集成电路中不能充分实现。所述的任务的提出也可由纯数字的、全集成电路解决，该电路却不允许出现时钟信号的任意相位。
本发明提出的任务是提供时钟信号之间进行转换的电路装置，该电路装置作为数字电路完全可以在集成电路中实现，并且允许出现时钟信号的任意相位。
这个问题可在具有于前序部分中包括的特征的电路装置上，由权利要求1特征部分的特征解决。
根据本发明所述的电路装置是纯数字的，它不需要分立元件，其中它可在集成电路中，例如象ASIC(专用集成电路)或FPGA(瞬间可编程序门阵列)实现。电路装置可承担用非同步信号进行时钟信号之间的转换。时钟信号的相位是任意的。
下面，作为实施例在理解所需要的范围内，根据附图详细说明本发明。图中示出
图1为时钟信号之间进行转换的电路装置的方框图，图2为在门电路级上进行时钟信号之间转换的根据本发明所述的电路装置的线路图，图3为从一个时钟信号转换到另一个时钟信号时单个信号的可能的状态的信号状态示意图，图4为从一个时钟信号转换到另一个时钟信号时单个信号的其它的可能的状态的状态示意图。
在这些图中，相同的标记表示相同的单元。
时钟选择电路CS(用于时钟脉冲选择)，该电路在输入端输送一个时钟选择信号CLKSEL、第一时钟信号B0CLK、第二时钟信号B1CLK、第一时钟告警信号B0CLKALA和第二时钟告警信号B1CLKALA,在输出端给出输出时钟信号BS_BCMCLK。
在图2中时钟选择电路具有两个相同的电路部分，其中上边所示第一电路部分分配给第一时钟信号，并且下边所示第二电路部分分配给第二时钟信号。时钟选择信号CLKSEL作为第二时钟选择信号B1CLKSEL输送给第二电路部分和通过一个倒相器INV倒相作为第一时钟选择信号B0CLKSEL输送给第一电路部分。给在第一电路部分的触发器FF01，输送第一时钟选择信号B0CLKSEL到其数据输入端D，并且输送第一时钟信号B0CLK到其时钟输入端。给第一电路部分的第二触发器FF02输送由第一触发器在输出端Q输出的信号到其数据输入端D，并且输送时钟信号B0CLK到其时钟输入端CLK。在输入端将第一时钟选择信号B0CLKSEL，并且在输入端将在触发器FF02的输出端Q输出的信号，输送给一个逻辑与-门电路AND01。用由与-门电路AND01输出的信号给触发器FF03在其用D标志的输入端加载，用第一时钟信号B0CLK给触发器FF03在其进行反相的时钟输入端CLK加载并且用第一告警信号B0CLKALA给触发器FF03在其复位输入端RES加载。由触发器FF03在其输出端Q输出的信号构成用于第一时钟信号B0CLK的启动信号BOEN。在输入端将用于第一时钟信号B0CLK的启动信号BOEN输送给一个逻辑与-门电路AND02，并且将第一时钟信号B0CLK输送给一个逻辑与-门电路AND02。
用于第二时钟信号的第二电路部分原则上与用于第一时钟信号的第一电路部分是同样类型构成的。
在输入端由与-门电路AND02和与-门电路AND12输出的信号输送给逻辑连接分电路VKG，该逻辑连接分电路VKG将选出的时钟信号BS_BCMCLK输送到其输出端。
如从图3和4中所得出的，时钟脉冲转换分2阶段实现。如果时钟信号的转换实现，它在图3和4中在行B0CLKSEL中通过时钟选择信号的状态变化表示从逻辑高电平(H)到逻辑低电平(L)，则迄今作为输出时钟信号连通的时钟信号(在图3和4中为第一时钟信号B0CLK)用这个时钟信号的第一下降边断开。在时钟脉冲转换时，迄今未作为输出时钟信号被连通的时钟信号(在图3和4中为时钟信号B1CLK)在其处于逻辑低电平期间接通。此接通是伴随着迟延实现的，延迟结果有时钟脉冲空隙，其如图3所示，最小为1个时钟脉冲周期并且如图4所示，最大为3个时钟脉冲周期。
如从图3和4中所得出的，通过彼此互补的时钟信号可以形成第一时钟信号和第二时钟信号。在电路装置上保障，出现主动时钟告警信号时，不会转换到所属的时钟信号。
权利要求
1.按照时钟选择信号(CLKSEL)的标准，从一个第一时钟信号(B0CLK)转换到第二个时钟信号(B1CLK)的电路装置，其中-使用第一时钟信号有一个第一电路分支，该分支具有第一触发器(FF01)、第二触发器(FF02)、第一与-门电路(AND01)、第三触发器(FF03)和第二与-门电路(AND02)，-使用第二时钟信号有一个第二电路分支，该分支具有第十一触发器(FF11)、第十二触发器(FF12)、第十一与-门电路(AND11)、第十三触发器(FF13)和第十二与-门电路(AND12)，-被反相的时钟选择信号(CLKSEL)作为用于第一时钟信号的选择信号(B0CLKSEL)输送给第一触发器(FF01)的数据输入端(D)和输送给第一与-门电路(AND01)的第一输入端，-将第一时钟信号(B0CLK)输送给第一触发器(FF01)的时钟信号输入端(CLK)、第二触发器(FF02)的时钟信号输入端(CLK)、第三触发器(FF03)的进行反相的时钟信号输入端(CLK)和第二与-门电路(AND02)的第一输入端，-将第一触发器(FF01)的输出端(Q)与第二触发器(FF02)的数据输入端(D)连接，-第二触发器(FF02)的输出端(Q)与第一与-门电路(AND01)的第二输入端连接，-第一与-门电路(AND01)的输出端与第三触发器(FF03)的数据输入端(D)连接，-给第三触发器(FF03)在其复位输入端(RES)加载属于第一时钟信号的告警信号(B0_CLKALA)，-第三触发器(FF03)的输出端(Q)与第二与-门电路(AND02)的第二输入端连接，-时钟选择信号(CLKSEL)作为用于第二时钟信号的选择信号(B1CLKSEL)输送给第十一触发器(FF11)的数据输入端(D)和第十一与-门电路(AND11)的第一输入端，-将第二时钟信号(B1CLK)输送给第十一触发器(FF11)的时钟信号输入端(CLK)、输送给第十二触发器(FF12)的时钟信号输入端(CLK)、输送给第十三触发器(FF13)的进行反相的时钟信号输入端和第十二与-门电路(AND12)的第一输入端，-第十一触发器(FF11)的输出端(Q)与第十二触发器(FF12)的数据输入端(D)相连，-第十二触发器(FF12)的输出端(Q)与第十一与-门电路(AND11)的第二输入端相连，-第十一与-门电路(AND11)的输出端与第十三触发器(FF13)的数据输入端(D)相连，-用属于第二时钟信号(B1CLK)的告警信号(B1_CLKALA)给第十三触发器(FF13)在其复位输入端(RES)加载，-第十三触发器(FF13)的输出端(Q)与第十二与-门电路(AND12)的第二输入端相连，-具有一个逻辑连接分电路(VKG)，将输送到第二与-门电路(AND02)的输出端的信号输送给其第一输入端，将输送到第十二与-门电路(AND12)的输出端的信号输送给其第二输入端，其中在逻辑连接分电路(VKG)的输出端施加输出时钟信号(BS_BCMCLK)。
全文摘要
本电路装置提供频率相同和相位任意的两个时钟信号之间的非同步转换。它是纯数字的,可在集成模块IC中完全实现并且在转换时避免尖脉冲/闪信号。
文档编号H04J3/06GK1320233SQ99811540
公开日2001年10月31日 申请日期1999年9月23日 优先权日1998年9月29日
发明者M·麦恩兹, G·策勒 申请人:西门子公司