一种亚时钟超短脉冲发生器的制造方法
【专利摘要】一种亚时钟超短脉冲发生器，其包括：时钟模块、移相模块、进位链模块、组合逻辑模块、粗时钟选通模块。通过采用本发明的亚时钟超短脉冲发生器，能有效减少数字脉冲发生器的时钟频率要求，大幅减少产生脉冲的成本，避免模拟电路的漂移和电路参数不一致，特别适合于超短激光器、脉冲宽度调制通信、生物医学检测和高能物理实验等应用场合。
【专利说明】
一种亚时钟超短脉冲发生器
技术领域
[0001]本发明涉及高能物理与粒子物理应用、光电子器件和电子科学与技术等领域，尤其涉及一种超短脉冲的产生方法与装置。
【背景技术】
[0002]亚时钟超短脉冲是指脉冲持续时间小于时钟周期，特别是远小于时钟周期二分之一的电脉冲，该电脉冲可能含有一定的重复模式，例如脉冲在周期的任意位置出现一次或多次，重复周期可以是随时间变化的任意数，或者是两种或者两种以上周期的叠加。
[0003]现有的超短电脉冲产生方法主要有:自激振荡/模拟比较器组合的模拟电路亚时钟超短脉冲发生器、高时钟频率驱动的数字脉冲发生器、超短光脉冲经过光电器件产生的光电超短脉冲三种。自激振荡/模拟比较器组合的模拟电路亚时钟超短脉冲发生器由模拟电路搭建而成，在抗噪性、稳定性和一致性上有明显的缺陷，实际应用中难以对电路进行临时地更改和校正，因而不适于大规模的生产和应用。高时钟频率驱动的数字脉冲发生器稳定性好，但需要一个周期和脉冲宽度相比拟的时钟源，在脉冲持续时间较短时，将面临极高的造价。超短光脉冲经过光电器件产生的光电超短脉冲需要一个超短激光器和光电转换器，系统架构较为复杂，且脉冲宽度不可以任意调制。
[0004]由于以上方法通常需要较高的成本和运行维护费用，有必要提出一种制备时间短、器件数字化、结构简单且成本低廉、运行费用低的可调超短脉冲发生装置。
【发明内容】
[0005]有鉴于此，本发明的目的在于提供一种亚时钟超短脉冲发生器，该装置能在低成本和低运行成本的条件下，并可由现场可编程逻辑门阵列(Field Programmable GateArray, FPGA)或复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)直接产生，产生脉冲宽度较短的电脉冲信号。由于该装置不需要分立的模拟电路组合，且输出脉冲宽度和重复频率可调，在实际系统中具有较高的实用价值。
[0006]为实现上述目的，本发明提供如下技术方案:
一种亚时钟超短脉冲发生器，包括:时钟模块、移相模块、进位链模块、组合逻辑模块，粗时钟选通模块，其中:
时钟模块，提供一个低成本时钟频率；
移相模块，通过移动相位，获取两束频率一致，相位不同的时钟信号；
进位链模块，提供一个数字行波传输的路径；
组合逻辑模块，组合数字行波逻辑，获得一个快速的电脉冲；
粗时钟选通模块，通过设定原始时钟驱动的时序状态机，选通单时钟周期内的脉冲，可用于调节重复频率和重复模式。
[0007]优选地，在上述的亚时钟超短脉冲发生器中，所述的移动的相角不能使上升沿和下降沿重合，除此以外的相角都满足要求。
[0008]优选地，在上述的亚时钟超短脉冲发生器中，所述的输出的脉冲宽度小于时钟周期的长度。
[0009]优选地，在上述的亚时钟超短脉冲发生器中，所述的通过设计粗时钟选通模块，输出的脉冲重复频率可大于原始时钟，并可以含有一定的模式，例如双周期模式、三周期模式和多周期模式(周期数大于3)。
[0010]从上述技术方案可以看出，通过采用本发明的亚时钟超短脉冲发生器，能在低成本和低运行成本的条件下，产生脉宽小于时钟周期的超短脉冲。该装置可以由现场可编程逻辑门阵列(Field Programmable Gate Array, FPGA)或复杂可编程逻辑器件(ComplexProgrammable Logic Device，CPLD)直接产生，因而具有较高的实用价值。
[0011]与现有技术相比，本发明的有益效果是:
(1)低成本:本发明不需要额外的激光器或者高频率的时钟源及其配套数字器件；
(2)数字化稳定性:本发明可全部由数字器件构成，具有数字电路的可靠性和稳定性；
(3)较高的一致性和可重复性:本发明的输出在不同制造个体间具有较高的一致性和可重复性；
(4)灵活性:该发明方法可以灵活地在不同的数字器件中根据应用的需要做临时裁剪；
(5)可控可观性:该发明方法可以在设计时灵活地调节设计参数和设计规模，并对可能发生的干扰有较强的侦测能力。
【附图说明】
[0012]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的有关本发明的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本发明亚时钟超短脉冲发生器的流程图；
图2为本发明亚时钟超短脉冲发生器的装置结构图。
【具体实施方式】
[0014]本发明公开了一种亚时钟超短脉冲发生器，该装置能在有限的成本下，产生脉冲持续时间远小于时钟周期的电脉冲序列，并且调控脉冲出现的相位和模式。
[0015]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0016]如图1所示，本发明公开的一种亚时钟超短脉冲发生器通过以移相时钟在单个时钟周期内制造电信号跳跃边沿后，用组合逻辑编程单个时钟周期内的脉冲持续时间和出现的相位，再用时钟源驱动的状态机编程时钟周期以上的脉冲模式，实现电脉冲序列脉冲宽度、周期、脉冲出现模式的控制，具体的模块结构为:
时钟模块100，提供一个低成本时钟频率；
移相模块200，通过移动相位，获取两束频率一致，相位不同的时钟信号； 进位链模块300，提供一个数字行波传输的路径；
组合逻辑模块400，组合数字行波逻辑，获得一个快速的电脉冲；
粗时钟选通模块500，通过设定原始时钟驱动的时序状态机，选通单时钟周期内的脉冲，可用于调节重复频率和重复模式。
[0017]以上亚时钟超短脉冲发生器中，所述的移动的相角不能使上升沿和下降沿重合，除此以外的相角都满足要求。
[0018]以上亚时钟超短脉冲发生器中，所述的输出的脉冲宽度小于时钟周期的长度。
[0019]以上亚时钟超短脉冲发生器中，所述的通过设计粗时钟选通模块，输出的脉冲重复频率可大于原始时钟，并可以含有一定的模式，例如双周期模式、三周期模式和多周期模式(周期数大于3)。
[0020]图1为本发明亚时钟超短脉冲发生器的流程图；图2为本发明亚时钟超短脉冲发生器的装置结构图；结合图1、图2，通过几个具体的实施例，对本发明亚时钟超短脉冲发生器做进一步描述。本发明提出的亚时钟超短脉冲发生器，其涉及到的移相相角、脉冲起始相位、进位链长度和步长、时钟周期以上的脉冲重复模式。此处列出所涉及的应用实施例处理数据的参数。
[0021 ]实例1:脉冲持续时间为1/90的200Mhz重复频率的电脉冲此处列出本实施例1处理数据的参数:
时钟模块100采用200Mhz有源时钟；
移相模块200采用FPGA的数字时钟管理器产生移相90度，时钟频率不变的移相时钟； 进位链模块300采用90阶有效长度进位链(实际长度105阶)，每阶进位链为5000/90
ps ；
组合逻辑模块400采用在1-45阶和47-90阶的进位链扇出采用直连缓冲器输出，在第46阶扇出采用第45阶和第46阶的异或逻辑；
粗时钟选通模块500采用全部直连的方式选通所有脉冲，即不添加任何有效时序逻辑。
[0022]实例2:脉冲持续时间为1/90的200Mhz时钟源重复周期为10 ns间隔和30 ns间隔交替的电脉冲
此处列出本应用实例2处理数据的参数:
时钟模块100采用200Mhz有源时钟；
移相模块200采用FPGA的数字时钟管理器产生移相90度，时钟频率不变的移相时钟； 进位链模块300采用90阶有效长度进位链(实际长度105阶)，每阶进位链为5000/90
ps ；
组合逻辑模块400采用在1-45阶、47-65阶和67-90阶的进位链扇出采用直连缓冲器输出，在第46阶扇出采用第45阶和第46阶的异或逻辑，在66阶扇出采用第65阶和66阶进位链的异或逻辑；
粗时钟选通模块500采用3位编码的状态机，在状态机的第2个状态和第8个状态输出脉冲，而在其他的状态掩盖单周期的脉冲。
[0023]实例3:脉冲持续时间为1/90的200Mhz时钟源重复周期为10 ns间隔和30 ns间隔交替的电脉冲
此处列出本应用实例2处理数据的参数: 时钟模块100采用200Mhz有源时钟；
移相模块200采用FPGA的数字时钟管理器产生移相90度，时钟频率不变的移相时钟； 进位链模块300采用90阶有效长度进位链(实际长度105阶)，每阶进位链为5000/90
ps ；
组合逻辑模块400采用在1-45阶、47-65阶和67-90阶的进位链扇出采用直连缓冲器输出，在第46阶组合逻辑扇出采用第45阶和第46阶的异或逻辑，在66阶组合逻辑扇出采用第65阶和66阶进位链的异或逻辑，在第47阶进位链扇入采用第46阶的组合逻辑扇出逻辑，在第67阶进位链扇入采用第66阶的组合逻辑扇出逻辑，其余进位链的扇入均采用前一级进位链的扇出；
粗时钟选通模块500采用3位编码的状态机，在状态机的第2个状态和第8个状态输出脉冲，而在其他的状态掩盖单周期的脉冲。
[0024]本发明实例I是仅用时钟跳变编码超短脉冲在单时钟周期内发生的相位，在时钟周期以上没有采用特殊的状态机制作单时钟周期内超短电脉冲的掩模，由此产生的超短电脉冲的重复频率是等于时钟源的频率的。编制实例I旨在说明粗时钟选通模块500中采取全选通的方式是落入本发明的范围内的。
[0025]本发明实例2是用时钟跳变编码超短脉冲在单时钟周期内发生的相位，在一个时钟周期内有两处不同相位的脉冲，在时钟周期以上采用了 3位的状态机制作单时钟周期内超短电脉冲的掩模，由此产生的超短电脉冲的重复频率是两个频率的叠加。编制实例2旨在说明采取特定的粗时钟选通模块500，或者在单个时钟周期内由组合逻辑模块400编辑亚时钟超短脉冲的相位，都是落入本发明的范围内的。
[0026]本发明实例3是采用时钟跳变编码超短脉冲在单时钟周期内发生的相位，在一个时钟周期内的脉冲持续时间由组合逻辑和进位链扇入共同调控，在时钟周期以上采用了 3位的状态机制作单时钟周期内超短电脉冲的掩模，由此产生的超短电脉冲的重复频率是两个频率的叠加。编制实例3旨在说明粗时钟选通模块500中采取特定的方式或者单个时钟周期内由组合逻辑模块400编辑亚时钟超短脉冲的脉冲持续时间是落入本发明的范围内的。
[0027]综上所述，调节单个时钟周期内电脉冲的持续时间由组合逻辑模块400完成，持续时间等于进位链阶数乘以进位链的步长。调节单个时钟周期内电脉冲的相位可以由组合逻辑模块400完成也可以由时钟移相模块200完成。调节时钟重复频率可以由组合逻辑模块400完成也可以由粗时钟选通模块500完成。
[0028]本发明涉及数字可编程器件的应用、超快电子学和电信号处理领域，尤其涉及一种亚时钟周期的超短脉冲发生器。
[0029]通过采用本发明的亚时钟超短脉冲发生器，能在低成本和低运行成本的条件下，产生脉宽小于时钟周期的超短脉冲。该装置可以由现场可编程逻辑门阵列(FieldProgrammable Gate Array, FPGA)或复杂可编程逻辑器件(Complex Programmable LogicDevice，CPLD)直接产生，因而具有较高的实用价值。
[0030]与现有技术相比，本发明的有益效果是:
(1)低成本:本发明不需要额外的激光器或者高频率的时钟源及其配套数字器件；
(2)数字化稳定性:本发明可全部由数字器件构成，具有数字电路的可靠性和稳定性；
(3)较高的一致性和可重复性:本发明的输出在不同制造个体间具有较高的一致性和可重复性；
(4)灵活性:该发明方法可以灵活地在不同的数字器件中根据应用的需要做临时裁剪；
(5)可控可观性:该发明方法可以在设计时灵活地调节设计参数和设计规模，并对可能发生的干扰有较强的侦测能力。
[0031]对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0032]此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
【主权项】
1.一种亚时钟超短脉冲发生器，其特征在于包括:时钟模块、移相模块、进位链模块、组合逻辑模块，粗时钟选通模块，其中: 时钟模块，提供一个低成本时钟频率； 移相模块，通过移动相位，获取两束频率一致，相位不同的时钟信号； 进位链模块，提供一个数字行波传输的路径； 组合逻辑模块，组合数字行波逻辑，获得一个快速的电脉冲； 粗时钟选通模块，通过设定原始时钟驱动的时序状态机，选通单时钟周期内的脉冲，可用于调节重复频率和重复模式。2.根据权利要求1所述的亚时钟超短脉冲发生器，其特征在于:移动的相角不能使上升沿和下降沿重合，除此以外的相角都满足要求。3.根据权利要求1所述的亚时钟超短脉冲发生器，其特征在于:输出的脉冲宽度小于时钟周期的长度。4.根据权利要求1所述的亚时钟超短脉冲发生器，其特征在于:通过设计粗时钟选通模块，输出的脉冲重复频率可大于原始时钟，并可以含有一定的模式，例如双周期模式、三周期模式和多周期模式(周期数大于3)。
【文档编号】G06F1/08GK105871357SQ201610154977
【公开日】2016年8月17日
【申请日】2016年3月18日
【发明人】邓贞宙, 谢庆国
【申请人】南京瑞派宁信息科技有限公司