动态电压频率调整装置及方法
【技术领域】
[0001]本发明涉及集成电路控制领域，尤其涉及一种动态电压频率调整装置及方法。
【背景技术】
[0002]动态电压频率调整(DynamicVoltage Frequency Scaling, DVFS)是一种根据芯片的实时负载需要，动态调节芯片的工作频率和工作电压的技术。通过DVFS功能可以使设备在相同的功耗下有更佳的性能，或者在维持性能不变的情况下节省功耗。
[0003]现有技术的DVFS方法需要在制作芯片时就预先在芯片中配置传感器(比如:温度传感器)和性能测试模块，并辅以测试程序，以获得与芯片实时负载相关的物理量(比如:温度)。再以该物理量为基础，确定芯片是否需要进行DVFS以及调整的幅度。
[0004]在申请公开号为CN103376869A的中国发明专利申请中，披露了一种用于DVFS的温度反馈控制系统及方法，采用的就是基于芯片的实时温度动态调整工作频率和工作电压的方法。
[0005]而对于那些没能事先配置传感器和测试程序的芯片，比如:型号陈旧的芯片，就无法按照现有技术的DVFS方法进行电压和频率的动态调整。
【发明内容】
[0006]本发明所要解决的技术问题是如何使没有内置传感器或测试程序的芯片实现DVFS0
[0007]为了解决上述问题，本发明提供了一种动态电压频率调整装置，包括:
[0008]延迟线模块，用于获得锁定当前时钟所需的延迟级数，所述当前时钟为待调整芯片的工作时钟或者与所述待调整芯片的工作时钟呈正比的时钟；
[0009]对应模块，用于提供延迟级数与芯片性能参数的对应关系；
[0010]参数获取模块，用于基于所述延迟线模块输出的延迟级数和所述对应关系，获取与所述延迟级数相对应的芯片性能参数；
[0011]调整模块，用于基于所述待调整芯片当前功耗级别的上下限及所述芯片性能参数，对所述待调整芯片进行动态电压频率调整。
[0012]可选地，所述延迟线模块包括:串联的多个延迟单元，最后一个延迟单元的输出反馈至第一个延迟单元的输入端；各个延迟单元的延迟量相同，所述延迟线模块产生的最大延迟量大于或等于设计规范所规定的所述待调整芯片的时钟信号周期。
[0013]可选地，所述延迟单元包括:反相器。
[0014]可选地，所述延迟线模块位于与所述待调整芯片相连的DDR接口芯片中，或者位于与所述待调整芯片相连的高速数字接口芯片中；所述当前时钟为所述DDR接口芯片或者所述高速数字接口芯片的工作时钟。
[0015]可选地，所述芯片性能参数包括:工作电压与工作频率中的至少一种。
[0016]可选地，所述待调整芯片为CPU处理器。
[0017]本发明还提供了一种动态电压频率调整方法，包括:
[0018]获得锁定当前时钟所需的延迟级数，所述当前时钟为待调整芯片的工作时钟或者与所述待调整芯片的工作时钟呈正比的时钟；
[0019]基于延迟级数与芯片性能参数的对应关系以及所述延迟级数，获得与所述延迟级数相对应的芯片性能参数；
[0020]基于所述待调整芯片当前功耗级别的上下限及所述芯片性能参数，对所述待调整芯片进行动态电压频率调整。
[0021]可选地，在基于延迟级数与芯片性能参数的对应关系以及所述延迟级数，获得与所述延迟级数相对应的芯片性能参数之前，还包括:
[0022]测试不同芯片性能参数下的延迟级数，以获得所述延迟级数与芯片性能参数的对应关系。
[0023]可选地，所述获得锁定当前时钟所需的延迟级数包括:将所述当前时钟信号输入延迟线模块，输出所述延迟级数；所述延迟线模块包括串联的多个延迟单元，最后一个延迟单元的输出反馈至第一个延迟单元的输入端；各个延迟单元的延迟量相同，所述延迟线模块产生的最大延迟量大于或等于设计规范所规定的所述待调整芯片的时钟信号周期。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]本发明利用广泛使用于DDR PHY接口或高速数字接口中的延迟线电路(DelayLine)，获得实时的时钟信息，基于所述时钟信息获得能反映芯片当前负载的性能参数，进而对芯片进行动态电压频率调整，既避免了现有的DVFS方法对芯片内置传感器和测试程序的依赖，又不额外增加硬件。
【附图说明】
[0026]图1是本发明的动态电压频率调整装置的实施例结构示意图；
[0027]图2是图1所示实施例延迟线模块的结构示意图；
[0028]图3是本发明的动态电压频率调整方法的实施例流程示意图。
【具体实施方式】
[0029]在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0030]其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
[0031]DVFS方法的本质是基于芯片实际工作状态下能表征系统负载的时钟信息，确定是否需要进行DVFS以及调整幅度的。现有的DVFS方法，虽然直接测得的是其他的物理量(t匕如:温度、电压等)，但最终都还是经过一定的算法将物理量换算成频率进行动态调整。
[0032]进一步地，实际工作状态下，与芯片相关的接口芯片的频率与芯片的频率呈正比。对于那些没有内置传感器或测试程序的芯片，可以通过所述接口芯片的时钟信息，获得所述芯片的时钟信息。
[0033]为了解决【背景技术】中的技术问题，本发明提供了一种动态电压频率调整装置。图1是本发明的动态电压频率调整装置的实施例结构示意图。如图1所示，所述动态电压频率调整装置包括:延迟线模块10、对应模块20、参数获取模块30以及调整模块40。
[0034]本实施例中，所述延迟线模块10位于DDR的接口芯片DDR PHY中，所述对应模块20、参数获取模块30和调整模块40位于待调整的CPU芯片中。在其他实施例中，所述延迟线模块10还可以位于高速数字接口芯片中，所述对应模块20、参数获取模块30和调整模块40还可以位于外接机台中，本发明对此不作具体限定。
[0035]所述延迟线模块10用于锁定时钟CLK，获得锁定所述时钟CLK所需的延迟级数。所述延迟线模块10的输入端连接时钟CLK。本实施例中，所述时钟CLK为所述DDR的工作时钟，所述时钟CLK与待调整CPU芯片的工作时钟呈正比。在其他实施例中，所述时钟CLK还可以是待调整CPU芯片的工作时钟。所述延迟系模块10的输出端与所述参数获取模块30的输入端相连，输出锁定所述延迟级数。
[0036]图2是图1所示实施例的延迟线模块10的结构示意图。如图2所示,所述延迟线模块10包括:串联的多个延迟单元11，最后一个延迟单元11的输出反馈至第一个延迟单元11的输入端。每个延迟单元11的延迟量相同，所述延迟线模块10产生的最大延迟量大于或等于设计规范所规定的所述待调整CPU芯片的时钟信号周期。
[0037]本实施例中，所述延迟单元11为反相器。在其他实施例中，所述延迟单元还可以是其他具有延迟功能的电路结构，比如:由电阻R和电容C构成的RC延迟电路，本发明对此不作具体限定。
[0038]因为时钟CLK的频率是固定的，当利用所述延迟线模块10 (Delay Line)锁定时钟CLK时，不同性能的CPU芯片可以得到不同的延迟级数，比如:频率较快的芯片需要用80级的延迟单元才能锁定时钟，而频率较慢的芯片只需要用60级的延迟单元就可以锁定同样的时钟。所以通过从不同数量级数的延迟单元反馈信号，可以获得能表征待调整CPU系统性能的时钟信息。
[0039]所述对应模块20用于向所述参数获取模