具有sdram接口的dram、混合闪存存储器模块的制作方法
【技术领域】
[0001]本发明涉及一种存储器模块，例如能够适用于混合了非易失性存储器与易失性存储器的存储器模块。
【背景技术】
[0002]在服务器等领域中，面向大数据时代，以数据库(DB)的形式高速地访问大容量数据的需求正在增加。由DRAM (Dynamic Random Access Memory，动态随机存取存储器)构成的主存储装置的大容量化趋势还存在三维存储器封装技术(TSV)的落后，无法满足上述需求。并且，DRAM与作为辅助存储装置的SAS(Serial Attached SCSI，串行连接方式的SCSI)连接的SSD(Solid State Drive，固态驱动器)或者与HDD (Hard Disk Drive，硬盘驱动器)的处理量(等待时间)之间存在16左右的差。
[0003]因此，具有DRAM与SAS连接的SSD(SAS-SSD)之间的响应速度的PCI (PeripheralComponent Interconnect Express，外设部件互连标准)连接的SSD (PC1-SSD)被产品化，并预测其市场将会增加。
[0004]完成本发明之后进行了现有技术调查，结果提取出专利文献I作为关联技术。在专利文献I中公开了如下FBDmKFully Buffered DMM，全缓冲DMM):将闪存与DRAM搭载于不同的DIMM (Dual Inline Memory Module，双列直插内存模块)，经由搭载于各模块的串行传输用的缓冲元件以串行传输系统的菊花链(daisy chain)形式将其连接而成的FBDI丽。存储器控制器按照FBDI丽信号传输协议，将串行化了的控制信号、地址信号以及写入数据信号发送给DIMM，从DIMM接收串行化了的读出数据信号。
[0005]现有技术文献
[0006]专利文献1:日本特表2010-524059号公报
【发明内容】
[0007]发明要解决的课题
[0008]虽说PC1-SSD的处理量比SAS-SSD的处理量提升了，但DRAM与PC1-SSD的处理量存在13的差。对于处理大数据的服务器等信息处理装置的运算能力而言，数据的读入处理量是瓶颈。为了进一步提升性能，而研究了在处理带宽最大的CPU存储器总线上搭载廉价的大容量存储器。结果本发明的发明者们发现存在以下的问题。
[0009]S卩，在将作为高速存储器的DRAM和作为比DRAM低速但却是大容量存储器的闪存搭载于DIMM时，为了使CPU存储器总线处理量最大化，而搭载部件的配置就会成为问题。
[0010]由于解决课题的手段
[0011]对本公开中代表性的内容概要进行简单说明的话，其内容如下。
[0012]即，存储器模块在靠近DIMM用插口端子(socket terminal) 一侧的表面配置多个存储器控制器，在其背面配置多个高速存储器。将多个非易失性存储器配置于远离DIMM用插口端子一侧。
[0013]发明效果
[0014]根据上述存储器模块，能够提升CPU存储器总线处理量。
【附图说明】
[0015]图1是表示实施例涉及的服务器的结构的图。
[0016]图2是实施例涉及的存储器模块的框图。
[0017]图3A是表示SDRAM存储器模块的结构的图。
[0018]图3B是表示SDRAM存储器模块表面的端子配置的图。
[0019]图3C是表示SDRAM存储器模块背面的端子配置的图。
[0020]图3D是表示SDRAM存储器模块的端子的功能等的图。
[0021]图4A是实施例涉及的混合存储器模块的详细框图。
[0022]图4B是实施例涉及的地址用存储器控制器的框图。
[0023]图4C是实施例涉及的数据用存储器控制器的框图。
[0024]图4D是实施例涉及的数据用存储器控制器的输入输出缓冲部的框图。
[0025]图4E是表示实施例涉及的混合存储器模块的一部分的框图。
[0026]图5是表示实施例涉及的混合存储器模块的地址空间的图。
[0027]图6是表示实施例涉及的混合存储器模块的部件配置的图。
[0028]图7是表示搭载于实施例涉及的混合存储器模块的存储器控制器的球形触点配置的图。
[0029]图8A是表示SDRAM的端子配置的图。
[0030]图8B是表示SDRAM的端子的功能等的图。
[0031]图9是表示实施例涉及的混合存储器模块的信号传输路径的图。
[0032]图10是表示变形例I涉及的混合存储器模块的部件配置的图。
[0033]图11是表示变形例2涉及的混合存储器模块的部件配置的图。
[0034]图12是表示变形例3涉及的混合存储器模块的部件配置的图。
[0035]图13是表示在本公开之前研究的存储器模块以及存储器的尺寸的图。
[0036]图14是表示实施方式涉及的存储器模块的结构的图。
【具体实施方式】
[0037]以下，参照附图对实施方式、实施例以及变形例进行说明。另外，在用于说明实施方式、实施例以及变形例的全部附图中，对具有相同功能的部分标注相同符号，省略其重复说明。
[0038]在本公开中，所谓DRAM是用于主存储装置的存储器，包括:SDRAM (SynchronousDRAM,同步 DRAM)、DDR-SDRAM(Double Data Rate SDRAM,双倍数据速率 SDRAM)、DDR2-SDRAM、DDR3-SDRAM、DDR4-SDRAM等时钟同步型 DRAM(以下，统称为 SDRAM)。所谓 DIMM是具有多个被封装的存储器的存储器模块，用于主存储装置(一级存储装置)，功能、大小、管脚配置等以JDEC标准为基准。所谓存储器总线是连接CPU与主存储装置的总线，数据总线宽例如比64位宽。另外，在存储器总线中没有连接CPU和主存储装置以外的装置。所谓I/O总线是连接CPU与输入输出装置或辅助存储装置(二级存储装置)的总线，数据总线宽例如比8位窄。所谓CPU包括运算装置(CPU内核)以及控制高速缓存和外部存储器的存储器控制器等。
[0039]1.在本公开之前研究的技术
[0040]本发明的发明者们对将作为高速存储器的SDRAM和作为比SDRAM低速但却是能够大容量化的非易失性存储器的闪存搭载于DIMM进行了研究。在搭载于标准的IU服务器的DMM中有大小限制。如图13(a)所示，DIMM的大小是宽133.35mm，高31.25mm。如图13(b)所示，64GB的NAND型闪存的大小是14mmX18mm。如图13(c)所示，SDRAM的大小是13X9.3_。至少需要将9个闪存和9个SDRAM以及控制它们的存储器控制器全部搭载于DIMM(将该DIMM称为混合存储器DIMM)。并且，需要将混合存储器DIMM的总线处理量设定成与以往的SDRAM的DMM同等程度。
[0041]S卩，为了最大程度地灵活使用SDRAM接口(Ι/F)的处理量，需要对低速的闪存I/F通过交互缓解(inter-relieve)来确保带宽。因此，需要搭载多个闪存。此外，为了保证SDRAM的Ι/F的高速性，需要将DIMM的插口端子与存储器控制器之间的配线长度设定得极短、将存储器控制器与SDRAM之间的配线长度设定得极短。
[0042]在如RDIMM(Registered DIMM，寄存 DIMM)、FBDIMM(FulIy Buffered DIMM，全缓冲DIMM)、LRDIMM(Load Reduced DIMM，低负载DIMM)那样将一个缓冲IC或控制IC配置于存储器模块中央的方式中，导致配置于远离IC的位置的SDRAM与IC之间的数据线等配线长度会变长。此外，还需要将IC与多个闪存之间的多条配线绕在DIMM基板上，配线布局困难。
[0043]2.实施方式
[0044]图14是表示实施方式涉及的存储器模块的结构的图。存储器模块60具有:基板61、插口端子62、多个高速存储器63、作为存储容量比高速存储器大的大容量存储器的多个非易失性存储器64、以及多个控制器65。将控制器65搭载于基板61的第一面的插口端子62侧，将高速存储器63搭载于基板61的第二面。非易失性存储器64搭载于远离插口端子62的位置。换言之，非易失性存储器64搭载在相对于控制器65与插口端子62相反的一侧。并且，非易失性存储器64搭载在相对于高速存储器63与插口端子62相反的一侧。
[0045]通过上述结构，能够以较短距离连接需要高速传输的控制器65与高速存储器63之间，能够以较短距离连接需要高速传输的插口端子62与控制器65之间。
[0046]实施例
[0047]在本实施例中，作为信息处理装置的一例对服务器进行说明，但是对于服务器以外的信息处理装置，例如PC(Personal Computer，个人计算机)来说也能够适用。并且，作为存储器模块的一例对带ECC的存储器模块进行说明，但是对于不带ECC的存储