专利名称：控制存储器的存取和刷新的系统和方法
技术领域：
本发明涉及存储器系统，更具体地说，涉及存储器系统的控制电路。
背景技术：
动态随机存取(DRAM)存储器是一种得到广泛使用类型的存储器。DRAM存储器的重要特性是必须周期性地刷新存储在DRAM中的数据，要不然数据会丢失。
对数据的外部存取请求一般随机地到来。因此，外部存取和刷新存取请求可能同时开始。在一些存储器系统中，当正在进行刷新操作时，延迟对DRAM的存取。这样的系统存在可变的等待时间，从而增加了系统的复杂性和消耗更多的存储器带宽。在其它系统中，将循环定时设计成外部存取和刷新两者可以出现在容许循环时间内。这就防止了刷新操作受外部存取请求的干扰。
存取存储在存储器中的数据所需的时间被称为存储器的存取时间。众所周知，可以将高速、静态随机存取存储器(SRAM)的高速缓存加入存储器系统中，以便缩短平均存取时间。将最近使用的数据存储在高速缓存中，以便无需存取较慢速度主存储器，就可以许多次地满足读取请求。高速缓存命中率是所需数据处在高速缓存中，从而没有必要存取主存储器来完成存取请求的次数百分比的量度。对存储器系统的实际存取时间取决于高速缓存命中率。
本发明的目的在于存取其中刷新周期一般不延迟对存储器的存取的DRAM存储器的方法和系统。
发明内容
本发明提供了除了如下所述的一种情况之外，主存储器以优先于刷新操作方式将优先级给予读取或写入操作的存储器和存储器控制系统。另一方面，高速缓冲存储器以优先于读取或写入操作方式将优先级给予刷新操作。例外情况出现在当启用高速缓存刷新和高速缓冲存储器中的数据有效时，接收存储器读取信号的时候。在这种例外情况中，高速缓冲存储器的刷新被延迟。在刷新操作期间，如果读取请求针对未处在高速缓存中的特定存储块，和高速缓存中的数据无效，那么，在读取操作期间，特定存储块中的数据也被写入高速缓存中。在读取操作完成之后，刷新特定存储块。在这种情况下，不进行从高速缓存的回写。这样就减少了回写操作的次数和消除了由刷新操作引起的延迟。
图1是本发明优选实施例的方块图；图2A-1和2A-2表示在读取操作期间发生的动作；图2B-1和2B-2表示在写入操作期间发生的动作；图2C和2D表示与高速缓存刷新相关发生的动作；图3是主存储器控制器的总方块图；图4、5和6是如图3所示的单元的更详细示意图；图7是高速缓冲存储器的方块图；图8是高速缓冲存储器中的控制信号发生器的逻辑电路图；图9是存储块的方块图；和图10是每个存储块中的控制信号发生器的逻辑电路图。
具体实施例方式
下面参照上面列出的附图描述和讨论本发明的优选实施例。但是，应该明白，本发明的各种各样其它实施例也是可以的。本发明可以以许多不同的形式具体化，和本发明不应该被理解为局限于这里所述的实施例。
附图表示本发明的优选实施例和表示所例示实施例的操作。在附图中，方框的尺寸并不意味着代表各种各样物理部件的尺寸。在各附图中相同的标号自始至终用于表示相同的单元。
这里只示出和描述各种各样单元与本发明的说明有关的部分。应该明白，在附图中所示和这里所述的单元除了所示和所描述的那些之外，还拥有其它传统部分。这里未示出和描述实施例的许多传统部分、和实施例执行的许多传统操作是因为这样的部分和操作是本领域的普通技术人员所熟知的。但是，下面给出的描述全面、清楚和简洁地向本领域的普通技术人员表述了如何构建和使用本发明。
在如下的描述中，符号～用于表示“到”的意思。例如，信号RFSE1～RFSEn表示信号RFSE1到RFSEn的意思。这里使用的术语“目标存储块”与读取和写入操作有关。写入操作的目标块是将数据写入的存储块。读取操作的目标块是从中读取数据的存储块。
图1是本发明第一优选实施例的总方块图。在图1示出了DRAM存储器的4个方块M1、M2、M3和Mn。但是，应该明白，存储器可以含有任意个与传统一样的存储块。
如图1所示的其它单元是刷新状态检测器110、控制器单元120(如虚线方框所示)、地址缓冲器130、和I/O驱动器140。控制器单元120(如图3、4、5、和6详细示出)包括主控制器121、刷新控制器122、高速缓冲存储器123(如图7详细示出)、和多路复用器124和125。
在图9详细示出了存储块M1、M2、M3和Mn。图3是主控制器121的方块图。图7是高速缓冲存储器123的方块图。
响应刷新开始信号SFSS和刷新地址信号RFA刷新存储块M1～Mn。存储块输出刷新状态信号RFSE1～RFSEn。存储块响应存储器读取控制信号MR1～MRn进行读取操作。存储块响应存储器写入控制信号MW1～MWn和响应存储器重写控制信号CWB1～CWBn进行写入操作。
刷新状态检测器110是响应任何刷新状态信号RFSE1～RFSEn输出刷新信息信号RFSE的逻辑电路。当启用所有刷新状态信号RFSE1～RFSEn时，刷新状态检测器110还启用刷新信息信号RFSE。
主控制器121接收包括读取信号Ren或写入信号Wen的大量输入。主控制器121生成包括重写地址CWBRC、存储器读取控制信号MR1～MRn、存储器写入控制信号MW1～MWn、存储器重写控制信号CWB1～CWBn、高速缓存读取控制信号CR、高速缓存写入控制信号CW、高速缓存重写控制信号CWB、高速缓存写入命中信号CWH、高速缓冲存储器命中信号CH、读取控制信号REN、和写入控制信号WEN的存储器控制信号。
刷新控制器122响应时钟信号CLK周期性地生成刷新控制信号CRFS和刷新地址信号RFA。这些信号的精确定时取决于存储器的物理特性，这是传统工程技术的问题。
高速缓冲存储器123(如图7详细示出)响应刷新控制信号CRFS和刷新地址信号RFA进行刷新和生成刷新开始信号RFSS。当启用高速缓存读取控制信号CR时，高速缓冲存储器123输出高速缓存读取数据CDAT。当启用高速缓存写入控制信号CW时，高速缓冲存储器123写入输入数据IDAT或存储器读取数据MDAT(从存储块中读取)。
当启用写入控制信号WEN时，多路复用器124输出该输入数据IDAT，和当禁止控制信号WEN时，它输出存储器读取数据MDAT。
当启用高速缓冲存储器命中信号CH时，多路复用器125输出高速缓存读取数据CDAT，和当禁止高速缓冲存储器命中信号CH时，它输出存储器读取数据MDAT。
地址缓冲器130接收外部地址信号EX_ADD和时钟信号CLK。地址缓冲器130将存储体地址信号BA输出到主控制器121和将行/列地址信号RC_ADD输出到控制器120。行/列地址信号RC_ADD还到达高速缓冲存储器123和存储块(M1～Mn)。
图2A-1到图2B-1中和图2A-2到图2B-2中的方块流程图说明了在各种各样状况下系统进行的操作。图2A-1～图2B-2表示出现在系统中的一些重要动作和出现这些动作的条件。
图2A-1和图2A-2两者示出了当启用RFSS刷新信号和主控制器121接收到读取信号Ren时所发生的情况。图2A还示出了当禁止RFSS刷新信号和主控制器121接收到读取信号Ren时所发生的情况。图2A-1具有流程图的形式和图2A-2是逻辑方块图。这两个图以不同的方式示出相同的情况。
图2B-1和图2B-2示出了当启用RFSS刷新信号和主控制器121接收到写入信号Wen时所发生的情况。图2B还示出了当禁止RFSS刷新信号和主控制器121接收到写入信号Wen时所发生的情况。图2B-1具有流程图的形式和图2B-2是逻辑方块图。这两个图以不同的方式示出相同的情况。
图2C示出了当启用CRFS刷新信号和主控制器121接收到读取信号Ren时所发生的情况。图2C还示出了当禁止CRFS刷新信号和主控制器121接收到读取信号Ren时所发生的情况。
图2D示出了当主控制器121接收到写入信号Wen时随着CRFS高速缓存刷新信号被启用或禁止所发生的情况。
现在详细描述如流程图2A到2B所示的操作。
图2A-1和2A-2这两个图说明了接收到Ren信号(读取信号)时发生的操作。也就是说，这两个图示出了相同的情况；但是，由于操作的复杂性，以两种不同方式给出信息，以保证简洁性。这两个图描述了所发生的情况。在图3到10中示出了执行如这些图所示的操作的实际电路。
接收到Ren信号时发生的特定操作取决于包括如下的几个因素(1)RFSS信号的状态；(2)请求数据是否处在高速缓冲存储器中；和(3)高速缓存中的数据是否是有效数据。
在图2A-1中，方块901指示Ren信号的接收。接收到Ren信号时发生的特定操作取决于如方块902所指示的，启用还是禁止RFSS刷新信号。在图2A-2中，这通过“与”方块961和962指示。
当接收到Ren信号和启用RFSS刷新时，发生的操作还取决于高速缓冲存储器123中的数据是否是来自已经被请求的存储块的有效数据。在图2A-1中，这通过方块907指示。在图2A-2中，这通过“与”方块963、964、966、和967指示。
如果高速缓冲存储器123中的数据是来自已经被请求的存储块的有效数据，主控制器121控制高速缓冲存储器123的读取操作和存储块被刷新。在图2A-1中，这通过方块905指示。在图2A-2中，这通过方块967的输出端指示。
如果高速缓冲存储器123中的数据不是来自已经被请求的存储块的有效数据，如方块906所指示的，采取的动作取决于高速缓存中的数据是否是来自一些其它存储器的有效数据。如果高速缓存中的数据是来自一些其它存储器的有效数据，发生如图2A-1中的方块908、911和913所指的操作。这些是列在图2A-2中方块966右边的操作。这些操作是1)主控制器121保持(a)与高速缓冲存储器123匹配的存储块和(b)请求的存储块的刷新。主控制器121进而控制其它存储块的刷新。
2)将高速缓冲存储器123中的数据写回到与高速缓存中的数据匹配的存储块中。
3)从请求的存储块中进行读取操作。
4)将请求的数据写入高速缓冲存储器中。
5)在上面的操作之后，刷新匹配的存储块和请求的存储块。
如果方块906中的测试指示高速缓存123中的数据是无效数据，进行图2A-1中方块909、912和924所指的操作。这些操作也示在图2A-2中的方块968的输出端上。那就是1)主控制器121保持请求存储块的刷新和控制其它存储块的刷新。
2)从请求的存储块中进行读取操作，同时，将请求的数据写入高速缓冲存储器123中。
3)在读取操作之后，刷新请求的存储块。
如果方块902中的测试指示不启用刷新，进行图2A-1中方块904、907和910(和图2A-2中方块960、962和969)所指的操作。如方块904所指示的，取决于高速缓存中的数据是否是请求的存储块中的数据的有效数据，采取不同的动作。如果高速缓存中的数据是请求的存储块中的数据的有效数据，主控制器121控制高速缓冲存储器123的读取操作。如果高速缓存中的数据不是请求的存储块中的数据的有效数据，主控制器121控制请求的存储块的读取操作。
上面说明的操作的净结果是，有效地使在存储器读取操作期间发生的其它操作隐藏DRAM存储器的刷新。并且，如果高速缓存中的数据不是有效数据，对请求的存储块进行读取操作，同时，将请求的数据写入高速缓存中。在这种状况下，没有回写操作。
图2B-1和2B-2这两个图说明了接收到Wen信号(写入信号)时发生的操作。也就是说，这两个图示出了相同的情况；但是，由于操作的复杂性，以两种不同方式给出信息，以保证简洁性。这两个图描述了所发生的情况。在图3到10中示出了执行如这些图所示的操作的实际电路。
接收到Wen信号(写入信号)时发生的特定操作取决于(1)RFSS信号的状态；和(2)高速缓存中的数据是否是与Wen信号的目标块相对应的数据。如方块921所指示的，该过程从接收到信号Wen开始。
如图2B-1所示，发生的操作取决于如方块923所指示的，启用还是禁止刷新信号RFSS。在图2B-2中，这通过“与”电路971和972例示。
如果启用RFSS刷新信号，发生方块922、925、928、931和932所指的操作。取决于写入请求是否针对来自其中的数据处在高速缓冲存储器123中的存储块，发生不同的操作。这通过方块922指示。图2B-2中的方块973、974和975表示相同的判定过程。
如果写入操作针对来自其中的数据处在高速缓冲存储器123中的存储块，如方块925所指示的，主控制器121控制针对高速缓冲存储器123的写入操作，和刷新主存储器中的相应块。在写入操作之后，在高速缓冲存储器中设置有效数据位。
如果高速缓存中的数据不是来自写入操作针对的存储块的数据，发生方块928、931和932所指的操作。如方块928所指示的，主控制器121保持请求存储块的刷新操作和控制针对请求存储块的写入操作。对其它存储块(除了请求存储块之外)执行刷新操作。在写入操作之后，如方块931所指示的，刷新请求的存储块。
如果高速缓冲存储器123的数据是另一个存储块的有效数据，将高速缓冲存储器123的数据写回到匹配存储块中，和将高速缓冲存储器中的数据标记成无效的。由于数据被标记成无效的，它可以接收其它数据。这通过方块932指示。
如果当接收到写入信号时禁止刷新，发生方块924、927、929和930所指的操作。如方块924所指示的，如果高速缓存中的数据是写入针对的存储块的数据，发生操作927和929。
如果高速缓存中的数据是写入针对的存储块的数据，主控制器121控制请求存储块的写入操作。截住(turn off)高速缓冲存储器123中的有效位，以便存储器控制器示出高速缓冲存储器123的数据是无效的。这通过方块929指示。在图2B-2中这通过方块978指示。
如果高速缓存中的数据不是写入针对的存储块的数据，主控制器121像图2B-1中的方块930和图2B-2中的方块979所指那样，控制请求存储块的写入操作。
因此，正如上面所指的那样，刷新操作不干扰写入操作，也就是说，写入操作未被刷新操作延长。
图2C图2C涉及接收到Ren信号时取决于启用还是禁止CRFS刷新信号的那样操作。
方块943将操作划分成启用CRFS时发生的那些操作和禁止CRFS时发生的那些操作。如果启用CRFS，如方块942所指示的，操作进一步取决于高速缓存123中的数据是否是读取请求针对的存储块的有效数据。
如果高速缓存中的数据是在读取请求中指定的存储块的有效数据，发生方块945所指的操作。也就是说，主控制器121保持(即，延迟)高速缓冲存储器123的刷新和控制从高速缓冲存储器123中的读取操作。在读取操作完成之后，刷新高速缓冲存储器123和将高速缓冲存储器123中的数据写回到匹配存储块中。
如果高速缓存中的数据不是在读取请求中指定的存储块的有效数据，发生方块949所指的操作。也就是说，主控制器121控制从请求存储块中的读取操作。
如果禁止CRFS，发生方块944、947和948所指的操作。但是，为了避免混淆，在这种特殊状况中，必须注意在高速缓存中存在两种不同类型的有效数据。数据可以是“读取有效”或“写入有效”的。高速缓存中的数据可以是在读取请求中指定的存储块的读取有效数据；但是，当考虑到主存储器中的实际存储块时，高速缓存中的数据可以不是写入有效的，因为主存储块中的数据可以不同于高速缓存中的数据。
注意，在一些情况中，当涉及高速缓存中的数据时，使用术语“有效数据”。在其它情况中，使用术语“有效写入数据”和“有效读取数据”。在不指定“有效写入数据”或“有效读取数据”地使用术语“有效数据”的那些情况中，无需区分读取数据和写入数据。
在如图2C的方块944、947和948所示的状况中，发生的操作取决于高速缓存中的数据是否是在读取请求中指定的存储块的写入有效数据。这个判定通过方块944指示。
如果高速缓存中的数据是在读取请求中指定的存储块的写入有效数据，发生方块947所指的操作。也就是说，主控制器121控制高速缓冲存储器123的读取操作。
如果高速缓存中的数据不是在读取请求中指定的存储块的写入有效数据，发生方块948所指的操作。也就是说，主控制器121控制请求存储块的读取操作。
图2D正如上面所指的那样，图2B和2D两者示出系统接收到写入信号Wen时发生的操作。如图2D所示的操作是启用或禁止CRFS刷新信号时发生的操作。
如方块952所指示的，发生的操作取决于高速缓冲存储器121中的数据是否是来自在写入请求中指定的存储块的数据。
如果高速缓冲存储器121中的数据是来自与写入请求中的指定相同的存储块的数据，发生在方块955中指定的操作。也就是说，主控制器121控制对在写入请求中指定的存储块的写入操作。关闭高速缓冲存储器123中的“有效位”，因为高速缓存中的数据不再有效。在写入操作之后，刷新高速缓冲存储器123。
如果高速缓冲存储器121中的数据不是来自与写入请求中的指定相同的存储块的数据，发生在方块959中指定的操作。也就是说，主控制器121控制请求存储块的写入操作。
系统的操作现在描述系统的一般操作。在这个描述中，涉及如图1所示的单元和信号。
刷新控制信号CRFS和刷新地址信号RFA是周期性信号。在这里所述的特定优选实施例中，存在20条字线和预定刷新时间是100微秒。对于第一字线为5微秒，对于第二字线为5微秒，对于第3字线为5微秒，以此类推，总共100微秒。
刷新顺序如下响应刷新控制信号CRFS和刷新地址信号RFA，高速缓冲存储器123刷新与字线W1连接的存储单元和启用刷新开始信号RFSS。
响应刷新开始信号RFSS和刷新地址信号RFA，存储块M1～M2同时刷新与字线W1连接的存储单元。响应刷新控制信号CRFS和刷新地址信号RFA，高速缓冲存储器123刷新与字线W2连接的存储单元和启用刷新开始信号RFSS。响应刷新开始信号RFSS和刷新地址信号RFA，存储块M1～M2同时刷新与字线W2连接的存储单元，以此类推。
高速缓存中的数据是有效数据时的刷新当启用RFSS，高速缓存中的数据有效，和主控制器121接收到读取信号Ren或写入信号Wen时，发生如下情况。主控制器121确认存储体地址信号BA是否等于前存储体地址信号BA_P和高速缓冲存储器123的数据有效。
如果存储体地址信号BA等于前存储体地址信号BA_P和高速缓冲存储器123的数据有效，高速缓存信息控制器200启用高速缓存地址命中信号CAH、高速缓存读取或写入命中信号CRH或CWH、和高速缓冲存储器命中信号CH。高速缓冲存储器控制器400启用高速缓存读取或写入控制信号CR或CW、第一和第二选通信号CASB和RASB、预充电控制信号PRCB、和读取或写入控制信号REN或WEN。
其结果是，高速缓冲存储器进行读取或写入操作和存储块可以刷新。
高速缓存中的数据不是有效数据时的刷新如果存储体地址信号BA不等于前存储体地址信号BA_P，高速缓存信息控制器200禁止高速缓存地址命中信号CAH、高速缓存读取或写入命中信号CRH或CWH、和高速缓冲存储器命中信号CH。
高速缓冲存储器控制器400启用高速缓存读取控制信号CR、高速缓存重写控制信号CWB、1或2选通信号CASB或RASB、读出放大器控制信号SENB、预充电控制信号PRCB、和读取控制信号REN，并且，输出重写地址信号CWBRC。响应重写地址信号CWBRC，存储块控制器300启用存储器重写控制信号CWB1～CWBn之一。
响应存储体地址BA，存储块控制器300启用存储器读取控制信号MR1～MRn之一或存储器写入控制信号MW1～MWn之一。
示例A下面是高速缓冲存储器数据等于存储块M2数据和读取信号Ren的目标等于存储块M1时发生的操作的示例。
存储块控制器300启用存储器重写控制信号CWB2和存储器读取控制信号MR1。高速缓冲存储器123响应高速缓存读取控制信号CR进行读取操作。响应存储器重写控制信号CWB2，存储块M2保持刷新和写入高速缓存读取数据CDAT。
响应存储器读取控制信号MR1，存储块M1保持刷新和进行读取操作，和通过I/O驱动器140输出存储器读取数据MDAT。其它存储块M3～Mn响应刷新开始信号RFSS进行刷新。
当存储块M2完成重写或高速缓冲存储器123进行下一个读取操作时，存储块控制器300禁止存储器重写控制信号CWB2和控制存储块M2的刷新。在高速缓冲存储器123的重写过程之后，高速缓冲存储器控制器400启用高速缓存写入控制信号CW和高速缓冲存储器123写入存储器读取数据MDAT。
当存储块M3～Mn之一和高速缓冲存储器123通过下一个读取信号Ren进行读取操作时，存储块控制器300禁止存储器读取控制信号MR1和控制存储块M1的刷新。
示例B下面是高速缓冲存储器数据等于存储块M2中的数据和写入信号Wen的目标等于存储块M1时所发生的示例。
存储块M2保持刷新操作，直到存储块M2完成重写或高速缓冲存储器123响应下一个写入信号写入输入数据IDAT为止。其它存储块M3～Mn被刷新。响应存储器写入控制信号WR1，存储块M1保持刷新操作和进行写入操作。
当存储块M3～Mn之一和高速缓冲存储器123到下一个写入信号Wen的时间进行写入操作时，或者，当将输入数据IDAT写入高速缓冲存储器中时，存储块控制器300禁止存储器写入控制信号MR1和控制存储块M1的刷新。在重写高速缓冲存储器123之后，高速缓冲存储器控制器400启用高速缓存写入控制信号CW和高速缓冲存储器123写入输入数据IDAT。
禁止RFSS时的操作如果禁止RFSS信号，不刷新存储块M1～Mn。如果禁止RFSS和主控制器121接收到读取信号Ren或写入信号Wen，存储块控制器300控制存储块M1～Mn的读取或写入。
启用CRFS时的操作如果启用CRFS信号，刷新高速缓冲存储器123。如果当启用CRFS时，接收到Ren读取信号和有效数据处在高速缓存中，发生如下情况高速缓存信息控制器200启用高速缓冲存储器写入命中信号CWH。高速缓冲存储器控制器400启用读取控制信号REN、高速缓存读取控制信号CR和高速缓存重写控制信号CWB，并且，输出重写地址信号CWBRC。
响应重写控制信号CRFS、高速缓存写入命中信号CWH、和读取控制信号REN，高速缓冲存储器123保持刷新和响应高速缓冲存储器写入控制信号CR进行读取操作。通过I/O驱动器140输出来自高速缓冲存储器123的读取数据CDAT，同时，将它写回到存储块。
在从高速缓冲存储器123中的读取操作之后，高速缓存信息控制器300禁止高速缓存写入命中信号CWH和高速缓冲存储器控制器400禁止读取控制信号REN、高速缓存读取控制信号CR和高速缓存重写控制信号CWB。其结果是，高速缓冲存储器123被刷新。
总而言之，除了一种特殊情况之外，主存储器以优先于刷新操作方式将优先级给予读取或写入操作。另一方面，高速缓冲存储器以优先于读取或写入操作方式将优先级给予刷新操作。例外情况出现在当启用高速缓存刷新和高速缓冲存储器中的数据有效时，接收存储器读取信号的时候。在这种例外情况中，高速缓冲存储器的刷新被延迟。
现在描述详细描述如图1所示的功能块的图3到10。
图3示出了主控制器121中的单元。主控制器包括高速缓存信息控制器200、存储块控制器300、和高速缓冲存储器控制器400。
注意，方块400拥有既作为输入又作为输出的REN和WEN信号。如图6所指示的，读取和写入信号Ren和Wen是到命令寄存器410的输入信号。REN和WEN是来自命令寄存器410的输出信号。REN和WEN用作到存储器控制器400中的电路443、444和44的输入。示出连线使图显得太拥挤。因此，REN和WEN被显示成到电路443、444和447的输入。这导致存储器控制器400拥有既作为输入信号又作为输出信号的REN和WEN信号。
高速缓存信息控制器200完成的功能高速缓存信息控制器200存储指示存储块与高速缓冲存储器123的数据匹配的信息。高速缓存信息控制器200还存储指示高速缓冲存储器123的数据是否有效的信息。当高速缓冲存储器123的数据是读取请求存储块的相同数据时，高速缓存信息控制器200启用高速缓存地址命中信号CAH。当高速缓冲存储器123的数据是有效数据时，高速缓存信息控制器200启用高速缓存读取命中信号CRH和高速缓冲存储器命中信号CH。
当高速缓冲存储器123的数据是来自在写入请求中指定的存储块的数据时，高速缓存信息控制器200启用高速缓存地址命中信号CAH。当高速缓冲存储器123的数据是有效数据时，高速缓存信息控制器200启用高速缓存写入命中信号CWH和高速缓冲存储器命中信号CH。
当来自存储块的数据MDAT和输入数据IDAT被输入高速缓冲存储器123中时，更新高速缓存信息控制器200中的信息。
高速缓存信息控制器200接收高速缓存重写控制信号CWB、高速缓存重写地址信号CWBRC、存储体地址BA、刷新控制信号CRFS、和时钟脉冲CLK。高速缓存信息控制器200输出重写存储体地址信号CBA和第二有效位信号VW。响应重置信号RST重置高速缓存信息控制器200。
存储块控制器300生成存储器读取控制信号MR1～MRn、存储器写入控制信号MW1～MWn、和存储器重写控制信号CWB1～CWBn。
上面列出的信号是在启用读取控制信号REN或写入控制信号WEN时生成的。上面的信号还取决于(或响应)时钟信号CLK、高速缓存重写控制信号CWB、刷新开始信号RFSS、和刷新信息信号RFSE。
当高速缓冲存储器控制器400接收到读取信号Ren或写入信号Wen时，它启用读取控制信号REN或写入控制信号WEN。高速缓冲存储器控制器400响应时钟信号CLK，输出第一和第二选通信号CASB和RASB、读出放大器控制信号SENB、和预充电控制信号PRCB。
当启用读取控制信号REN或写入控制信号WEN时，高速缓冲存储器控制器400输出高速缓存读取控制信号CR、高速缓存写入控制信号CW或高速缓存重写控制信号CWB。这些信号都响应刷新控制信号CRFS、刷新开始信号RFSS、和刷新信息信号RFSE。
高速缓存信息控制器200的细节(图4)图4是高速缓存信息控制器200的逻辑电路图。高速缓存信息控制器200包括地址比较电路210、第一和第二有效位检验电路220和230、和输出逻辑电路240。
地址比较电路210包括地址寄存器211、地址比较器212、和包括反相器214和“与”门215的逻辑电路213。
当禁止高速缓存地址命中信号CAH和启用高速缓存写入控制信号CW时，逻辑电路213启用寄存器控制信号CTL。当启用寄存器控制信号CTL时，高速缓存地址寄存器211存储预置存储体地址信号BA和输出存储的存储体地址信号BA作为前存储体地址信号BA_P。
地址比较器212将前存储体地址信号BA_P与当前存储体地址信号BA相比较。如果前存储体地址信号BA_P和当前存储体地址信号BA相同时，地址比较器212启用高速缓存地址命中信号CAH。如果这两个信号不相同时，禁止高速缓存地址命中信号CAH。虚线方框220和230指示形成有效位检验电路的部件。这些电路存储与存储在高速缓冲存储器123中的数据有关的信息。将它们称为第一和第二有效位检验电路。
有关存储块M1～Mn的存储器读取数据信号MDAT用于将数据存储在高速缓冲存储器123中。第一有效位检验电路220存储指示高速缓冲存储器123的数据有效的信息。
第一有效位检验电路220包括第一有效位寄存器221、第一选择器和包括“与”门224、反相器225和“或”门226的第一逻辑电路223。当启用读取控制信号REN和高速缓存写入控制信号CW时，“与”门224启用和输出第一更新信号VBR。当禁止高速缓存地址命中信号CAH或启用重置信号RST时，启用重置控制信号RES。
当启用第一更新信号VBR时，第一有效位检验电路220响应时钟信号CLK和行/列地址信号RC_ADD，将第一更新信号VBR存储在第一有效位寄存器221中。也就是说，将逻辑“1”存储在第一有效位寄存器221。
当启用重置控制信号RES时，重置存储在第一有效位寄存器221中的所有数据。第一选择器依次选择存储在第一有效位寄存器221中的位和输出第一有效位信号VR。
当输入数据IDAT存储在高速缓冲存储器123中时，将指示高速缓冲存储器123的数据有效的信息存储在第二有效位检验电路230中。第二有效位检验电路230包括第二有效位寄存器231、第二选择器232、第二逻辑电路233和改变位判定单元238。第二逻辑电路233包括多路复用器234、“与”门235和236、和“或非”门237。
当启用或禁止高速缓存重写控制信号CWB时，多路复用器234分别输出重写地址信号CWBRC或行/列地址信号RC_ADD。当高速缓存读取控制信号CR和高速缓存重写控制信号CWB都被启用时，“与”门235启用逻辑信号A1。当读取控制信号REN、高速缓存写入命中信号CWH、和刷新控制信号CRFS都被启用时，“与”门236启用逻辑信号A2。
当逻辑信号A1和A2都被禁止时，“或非”门237启用第二更新信号VBW。当第二更新信号VBW被启用时，第二有效位寄存器231响应时钟信号CLK和行/列地址信号RC_ADD，依次存储第二更新信号VBW，因此，第二有效位寄存器231的位是逻辑“1”。
当第二更新信号VBW被禁止时，第二有效位寄存器231响应时钟信号CLK和重写地址信号CWBRC，依次在第二有效位寄存器231中存储第二更新信号VBW，作为逻辑“0”。当重置信号RST被启用时，重置第二有效位寄存器231的位。
如果第二有效位寄存器231的位是逻辑“1”，高速缓冲存储器123的数据是有效的，和如果第二有效位寄存器231的位是逻辑“0”，高速缓冲存储器123的数据是无效的。第二有效位寄存器231输出第二有效位寄存器231的所有位，作为信息位SR1～SRM。第二选择器232依次选择存储在第二有效位寄存器231中的位和输出第二有效位信号VW。
改变位判定单元238接收信息信号SR1～SRM，和判定在信息信号SR1～SRM中是否存在改变位。它输出改变位信号MDF。如果存在改变位，改变位判定单元238启用改变位信号MDF。输出逻辑电路240包括“与”门241和242、和“或”门243。
“与”门241响应第一有效位信号VR和高速缓存地址命中信号CAH输出高速缓存读取命中信号CRH。“与”门242响应第二有效位信号VW和高速缓存地址命中信号CAH输出高速缓存写入命中信号CWH。
存储块控制器300的细节(图5)存储块控制器300中的逻辑块的细节显示在图5中。存储块控制器300包括控制逻辑电路310、第一解码电路320和第二解码电路330(如图中的虚线方框所示)。
控制逻辑电路310包括反相器311～314、“或非”门315、“与”门316和317、和“或”门318和319。当启用刷新信息信号RFSE或高速缓存重写控制信号CWB或同时启用刷新开始信号RFSS和高速缓存重写控制信号CWB时，控制逻辑电路310启用写入选择信号WCTL。
当启用读取控制信号REN和禁止高速缓冲存储器命中信号CH时，控制逻辑电路310启用读取选择信号RCTL。当禁止读取控制信号REN、高速缓存写入命中信号CWH或刷新控制信号CRFS时，启用读取选择信号RCTL。
第一解码电路320包括第一解码器321、“与”门322和“与”门323。第一解码器321解码存储体地址信号BA和输出多个第一解码信号BA1～BAn。
当启用读取选择信号RCTL和多个第一解码信号BA1～BAn时，“与”门322启用所选的多个存储器读取控制信号MR1～MRn。当启用存储器读取控制信号MR1～MRn之一时，存储块M1～Mn之一进行读取操作。
“与”门323响应写入控制信号WEN、写入选择信号WCTL、和多个解码信号BA1～BAn，输出多个存储器写入控制信号MW1～MWn。当启用写入控制信号WEN、写入选择信号WCTL、和多个第一解码信号BA1～BAn时，“与”门323启用所选的多个存储器写入控制信号MW1～MWn。当启用存储器写入控制信号MW1～MWn之一时，存储块M1～Mn之一进行写入操作。
第二解码电路330包括第二解码器331和“与”门332。第二解码器331解码重写存储体地址信号CBA和输出多个第二解码信号CBA1～CBAn。当启用高速缓存重写控制信号CWB和多个第二解码信号CBA1～CBAn时，“与”门332启用多个存储器重写控制信号CWB1～CWBn。当启用存储器重写控制信号CWB1～CWBn之一时，存储块M1～Mn之一进行重写操作。
高速缓冲存储器控制器400的细节(图6)图6示出了高速缓冲存储器控制器400中的详细逻辑块。
高速缓冲存储器控制器400包括命令寄存器410、控制信号发生器420、第一控制逻辑电路430和第二控制逻辑电路440。第一控制逻辑电路430和第二控制逻辑电路440由图中的虚线示出。
命令寄存器410响应时钟信号CLK存储读取信号Ren，和输出读取控制信号REN。命令寄存器410响应时钟信号CLK存储写入信号Wen，和输出写入控制信号WEN。控制信号发生器420响应时钟信号CLK，输出第一和第二选通信号CASB和RASB、读出放大器控制信号SENB和预充电控制信号PRCB。
第一控制逻辑电路430包括计数器431、多路复用器432、反相器433和450、“与”门434～436、“或”门437、和“或非”门438～439。第一控制逻辑电路430响应读取控制信号、写入控制信号、高速缓存地址命中信号CAH、改变位信号MDF、刷新控制信号CRFS和信息位SR1～SRM，输出高速缓存重写控制信号CWB和逻辑信号LGS。
第二控制逻辑电路440包括反相器441和442、“与”门443～446、和“或”门447～449。第二控制逻辑电路430响应读取或写入控制信号REN或WEN、刷新开始信号RFSS和刷新信息信号RFSE，输出高速缓存写入控制信号CW。
第二控制逻辑电路440响应刷新控制信号CRFS、读取控制信号REN、高速缓存写入或读取命中信号CWH或CRH、和逻辑信号LGS，输出高速缓存读取控制信号CR。
高速缓冲存储器123的细节(参见图7)高速缓冲存储器的细节显示在图7中。高速缓冲存储器123包括控制信号发生器510、多路复用器520、存储单元阵列530、行解码器540、字线驱动器550、列解码器560、读出放大器电路570、预充电电路580和总线驱动器590。存储单元阵列530是必须刷新以保留数据的DRAM存储器阵列。
取决于启用是否禁止地址选择信号CRFSS，多路复用器520分别输出刷新地址信号RFA或行地址信号R_ADD。行地址信号R_ADD包括行/列地址信号RC_ADD的一些低端位(例如，如果R_ADD＝8个位，R_ADD＝6个低端位)。
当高速缓冲存储器123被刷新时，控制信号发生器510禁止解码控制信号CASBc，因此，禁止列解码器560和启用行解码器540。响应刷新地址信号RFA，行解码器540控制字线驱动器550和依次启用字线W1～W64。
当高速缓冲存储器进行写入或读取操作时，控制信号发生器510启用解码控制信号CASBc，和启用列解码器560。
控制信号发生器510的细节(图8)控制信号发生器510中的详细逻辑块显示在图8中。控制信号发生器510包括第一逻辑电路511和第二逻辑电路512。这些都通过图8中的虚线方框示出。
当启用第一选通信号CASB，和启用高速缓存写入控制信号CW和高速缓存写入控制信号CR之一时，第一逻辑电路511启用解码控制信号CASBc。
第二逻辑电路512包括RF型触发器531、“与非”门532、“与”门533和D型触发器534。当出现刷新控制信号CRFS、读取控制信号REN、高速缓存写入命中信号CWH和时钟信号CLK时，第二逻辑电路512输出地址选择信号CRFSS和刷新开始信号RFSS。
示范性存储块和存储块中的控制信号发生器的细节(图9)图9示出了存储块M1的细节。存储块包括一些传统部件，但它还包括特殊逻辑块。注意，所有存储块M1～Mn都是相同的。存储块由必须刷新以保留数据的DRAM传感器组成。存储块包括控制信号发生器610。控制信号发生器中的详细逻辑块显示在图10中。
除了控制信号发生器610之外，存储块M1还包括多路复用器620、630、和710、存储单元阵列640、行解码器650、字线驱动器660、列解码器670、读出放大器电路680、预充电电路690和总线驱动器700。
控制信号发生器610响应第一和第二选通信号CASB和RASB、存储器写入控制信号MW1或存储器重写控制信号CWB1、存储器读取控制信号MR1、刷新开始信号RFSS、刷新信息信号RFSE、读出放大器控制信号SENB、和预充电控制信号PRCB。控制信号发生器610输出第一和第二解码控制信号CASB1和RASB1、刷新状态信号RFSE1、读出放大器控制信号SENB1、和预充电控制信号PRCB1。
控制信号发生器610包括逻辑电路611～615(如图中的虚线方框所示)。逻辑电路611包括“或非”门721和722、和反相器732。响应存储器写入控制信号MW1、存储器读取控制信号MR1和第一选通信号CASB，逻辑电路611输出第一解码控制信号CASB1。当启用第一选通信号CASB和启用存储器读取控制信号MR1和存储器写入控制信号MW1之一时，逻辑电路611启用第一解码控制信号CASB1。
通过逻辑电路612、613、614、和615，控制信号发生器610输出预充电控制信号PRCB1、读出放大器控制信号SENB1和解码控制信号RSAB1。
多路复用器620(参见图9)响应刷新状态信号RFSE1和存储器重写控制信号CWB1，输出重写行地址信号CWBR、行地址信号R_ADD和刷新地址信号RFA之一。多路复用器620按如下操作
行地址信号R_ADD是行/列地址信号RC_ADD的一部分。重写行地址信号CWBR是连接到高速缓冲存储器控制器400的计数器431的重写地址信号CWBRC的一部分。
多路复用器630响应存储器重写控制信号CWB1，输出列地址信号C_ADD和重写列地址信号CWBC之一。当启用存储器重写控制信号CWB1时，输出重写列地址信号CWBC，和当禁止存储器重写控制信号CWB1时，输出列地址信号C_ADD。列地址信号C_ADD是行/列地址信号RC_ADD的低端位的一部分。
存储单元阵列640的结构基本上与如图7所示的高速缓冲存储器123的存储单元阵列530相同。当启用或禁止写入控制信号WEN时，多路复用器710分别输出该输入数据IDAT或高速缓存读取数据CDAT。
响应存储器写入控制信号MW1，总线驱动器700将信号从多路复用器710输出到存储单元阵列640。响应存储器读取控制信号MR1，总线驱动器700输出存储器读取数据MDAT。
当刷新存储块M1时，控制信号发生器610禁止第一解码控制信号CASB1和启用第二解码控制信号RASB1，因此，禁止列解码器670和启用行解码器650。响应刷新地址信号RFA，行解码器控制依次启用字线W1～W64的字线驱动器660。
当存储块M1进行读取操作或写入操作时，控制信号发生器610启用第一解码控制信号CASB1和第二解码控制信号RASB1，因此，既启用列解码器670又启用行解码器650。
虽然参照优选实施例已经对本发明进行了图示和描述，但应该明白，可以在形式上和细节上作各种各样的改变，而不偏离本发明的精神和范围。
权利要求
1.一种存储器系统，包括主存储器，必须被刷新以维持数据和被划分成块；高速缓冲存储器，必须被刷新以维持数据和用于存储与所述主存储器的所选块相对应的信息，所述高速缓冲存储器含有指示特定信息是否是有效信息的指示位；刷新电路，用于周期性地刷新所述主存储器和所述高速缓冲存储器，所述刷新电路拥有刷新开始信号；输入-输出电路，用于生成向所述存储器系统中的目标存储块请求信息的读取信号；和控制电路，用在启用所述刷新开始信号，接收到读取信号，所述高速缓冲存储器未存储所述读取信号的目标块，和所述高速缓存中的数据除了所述目标块之外的不同块不是有效数据的时候，(a)延迟所述目标块的刷新，(b)从所述主存储器中读取所述请求信息和将所述读取操作的目标存储块传送到所述高速缓冲存储器，和在(a)和(b)之后，刷新所述目标存储块和所述不同块，从而，当所述高速缓冲存储器未存储所述读取信号的目标块，和所述高速缓存中的数据除了所述目标块之外不是不同块的有效数据时，发生所述读取和刷新，没有从所述高速缓存到所述主存储器的回写。
2.根据权利要求1所述的存储器系统，其中，所述控制电路可操作，以在启用所述刷新开始信号，接收到读取信号，所述高速缓冲存储器未存储所述读取信号的目标块，和所述高速缓存中的数据除了所述目标块之外是不同块的有效数据的时候，(a)延迟与所述高速缓冲存储器中的数据匹配的存储块的刷新和(b)延迟所述目标块的刷新，(c)使数据回写到高速缓冲存储器中，(d)从所述主存储器中读取所述请求信息和将所述读取操作的目标存储块传送到所述高速缓冲存储器，和在发生(a)、(b)、(c)和(d)之后，刷新所述目标存储块和所述不同块。
3.根据权利要求1所述的存储器系统，其中，所述控制电路可操作，以在启用所述刷新开始信号，接收到读取信号，和所述高速缓冲存储器未存储所述读取信号的目标块的时候，从所述高速缓存中读取请求的数据和刷新所有所述存储块。
4.根据权利要求1所述的存储器系统，其中，所述控制电路可操作，以在禁止所述刷新开始信号，接收到读取信号，所述高速缓冲存储器存储所述读取信号的目标块，和所述高速缓存中的数据是所述目标块的有效数据的时候，从所述高速缓冲存储器中读取所述请求的信息。
5.根据权利要求1所述的存储器系统，其中，所述控制电路可操作，以在禁止所述刷新开始信号，接收到读取信号，和所述高速缓冲存储器未存储所述读取信号的目标块的时候，从所述主存储器中读取所述请求的信息。
6.根据权利要求2所述的存储器系统，其中，所述控制电路可操作，以在启用所述刷新开始信号，接收到读取信号，和所述高速缓冲存储器存储所述读取信号的目标块的时候，从所述高速缓存读取请求数据和刷新所有所述存储块。
7.根据权利要求2所述的存储器系统，其中，所述控制电路可操作，以在禁止所述刷新开始信号，接收到读取信号，所述高速缓冲存储器存储所述读取信号的目标块，和所述高速缓存中的数据是所述目标块的有效数据的时候，从所述高速缓冲存储器中读取所述请求的信息。
8.一种存储器系统，包括主存储器，必须被刷新以维持数据和被划分成块；高速缓冲存储器，必须被刷新以维持数据和用于存储来自所述主存储器的所选信息块，所述高速缓存含有指示所述高速缓存中的数据是有效数据的有效指示位；刷新电路，被周期性地激活以刷新所述主存储器；输入-输出电路，用于响应写入命令，将信息写入所述存储器系统中的目标块中；和控制电路，用在(a)所述主存储器刷新电路激活，(b)接收到写入命令，和(c)所述高速缓存中的数据是所述写入请求的目标块的数据的时候，将所述数据写入所述高速缓存中，和刷新所述主存储器，所述控制电路可操作，以在(a)所述主存储器刷新电路激活，(b)接收到写入命令，和(c)所述高速缓存中的数据不是所述写入请求针对的存储块的数据的时候，(A)保持写入命令的目标块的刷新和控制对目标存储块的输入，(B)刷新除了目标存储块之外的其它存储块，(C)在对目标存储块的写入操作之后，刷新目标存储块，(D)如果所述高速缓冲存储器中的数据除了所述目标存储块之外是其它存储块的有效数据，将高速缓存中的数据写回到所述其它存储块中和禁止所述高速缓存中的有效位。
9.根据权利要求8所述的存储器系统，其中，当(a)所述主存储器刷新电路未激活，(b)接收到写入命令，和(c)所述高速缓存中的数据是所述写入命令的目标存储块的数据时，所述控制电路适用于(A)控制对目标存储块的写入操作，和(B)删除所述高速缓存中的有效位。
10.根据权利要求9所述的存储器系统，其中，当(a)所述主存储器刷新电路未激活，(b)接收到写入命令，和(c)所述高速缓存中的数据不是来自所述目标存储块的数据时，所述控制电路适用于将数据写入所述目标存储块中。
11.根据权利要求1所述的存储器系统，其中，所述主存储器和所述高速缓冲存储器包括DRAM存储单元。
12.根据权利要求8所述的存储器系统，其中，所述控制电路可操作，以在(a)所述高速缓冲存储器刷新电路激活，(b)接收到写入命令，和(c)所述高速缓存中的数据是所述写入请求的目标存储块的有效数据的时候，所述第一控制电路适用于(A)写入所述主存储器中的所述目标存储块中，(B)禁止所述高速缓存中的有效位，和(C)在所述写入操作之后，刷新所述高速缓存。
13.根据权利要求8所述的存储器系统，其中，所述控制电路可操作，以在(a)所述高速缓冲存储器刷新电路激活，(b)接收到写入命令，和(c)所述高速缓存中的数据不是所述写入操作的目标块的有效数据的时候，所述第二控制电路可操作，以将所述写入请求的数据写入所述写入请求的目标存储块中。
14.根据权利要求1所述的存储器系统，其中，所述控制电路可操作，以在(a)所述高速缓冲存储器刷新电路激活，(b)接收到写入命令，和(c)所述高速缓存中的数据是所述写入请求的目标存储块的有效数据的时候，所述第一控制电路适用于(A)写入所述主存储器中的所述目标存储块中，(B)禁止所述高速缓存中的有效位，和(C)在所述写入操作之后，刷新所述高速缓存。
15.根据权利要求1所述的存储器系统，其中，所述控制电路包括一装置，用于在当启用高速缓存刷新信号和高速缓冲存储器中的数据有效时，接收存储器读取信号的时候，延迟所述高速缓冲存储器的刷新的。
16.根据权利要求8所述的存储器系统，其中，所述控制器在所述主存储器中一般以优先于刷新操作方式将优先级给予读取或写入操作，和在所述高速缓冲存储器中一般以优先于读取或写入操作方式将优先级给予刷新操作，但是，当接收到存储器读取命令，启用所述高速缓存刷新信号，和高速缓冲存储器中的数据有效时，所述控制器延迟所述高速缓冲存储器的刷新。
17.一种操作存储器系统的方法，所述存储器系统包括必须被刷新以便保留数据的主存储器；和必须被刷新以便保留数据的高速缓冲存储器，所述方法包括如下步骤响应主存储器刷新命令和高速缓冲存储器刷新命令，周期性地刷新所述主存储器和所述高速缓冲存储器；所述存储器系统不时地接收用于初始化存储器存储操作的存储器写入命令和接收用于初始化数据检索操作的存储器读取命令；在所述主存储器中一般以优先于刷新操作方式将优先级给予读取或写入操作，和在所述高速缓冲存储器中一般以优先于读取或写入操作方式将优先级给予刷新操作；和当接收到存储器读取命令，启用所述高速缓存刷新信号，和高速缓冲存储器中的数据有效时，延迟所述高速缓冲存储器的刷新。
18.根据权利要求17所述的操作存储器系统的方法，其中，当接收到读取命令和所述主存储器刷新命令激活，作为所述读取命令的目标的存储块未处在所述高速缓存中，和所述高速缓存中的数据是另一个存储块的有效数据时，将所述其它存储块从所述高速缓存写回到所述主存储器中，从所述主存储器中读取所述请求数据，和将所述读取操作的目标存储在所述高速缓冲存储器，然后，刷新所述目标块和所述其它存储块。
19.根据权利要求17所述的操作存储器系统的方法，其中，当接收到读取命令和所述主存储器刷新命令激活，作为所述读取命令的目标的存储块未处在所述高速缓存中，和所述高速缓存中的数据不是另一个存储块的有效数据时，从所述主存储器中读取所述请求数据，将所述读取操作的目标存储在所述高速缓冲存储器中，然后，刷新所述目标块和所述其它存储块，没有从所述高速缓存到所述主存储器的回写操作，从而使回写操作的次数达到最少。
20.根据权利要求17所述的操作存储器系统的方法，其中(A)当接收到读取命令和所述主存储器刷新命令激活，作为所述读取命令的目标的存储块未处在所述高速缓存中，和所述高速缓存中的数据是另一个存储块的有效数据时，将所述其它存储块从所述高速缓存写回到所述主存储器中，从所述主存储器中读取所述请求数据，和将所述读取操作的目标存储在所述高速缓冲存储器中，然后，刷新所述目标块和所述其它存储块，和(B)当接收到读取命令和所述主存储器刷新命令激活，作为所述读取命令的目标的存储块未处在所述高速缓存中，和所述高速缓存中的数据不是另一个存储块的有效数据时，从所述主存储器中读取所述请求数据，将所述读取操作的目标存储在所述高速缓冲存储器中，然后，刷新所述目标块和所述其它存储块，在(B)中没有回写操作，从而使回写操作的次数达到最少。
全文摘要
本发明提供了除了如下所述的一种情况之外，主存储器以优先于刷新操作方式将优先级给予读取或写入操作的存储器和存储器控制系统。另一方面，高速缓冲存储器以优先于读取或写入操作方式将优先级给予刷新操作。例外情况出现在当启用高速缓存刷新和高速缓冲存储器中的数据有效时，接收存储器读取信号的时候。在这种例外情况中，高速缓冲存储器的刷新被延迟。在某些读取操作期间，特定存储块中的数据也被写入高速缓存中，但不进行从高速缓存的回写。这样就减少了回写操作的次数和消除了由刷新操作引起的延迟。
文档编号G11C11/409GK1770320SQ20051010378
公开日2006年5月10日 申请日期2005年9月23日 优先权日2004年9月25日
发明者河旻烈, 郑铉泽, 表锡洙 申请人:三星电子株式会社