用于地址解码及选择存取线的设备、存储器及方法
【专利摘要】本发明揭示用于解码存储器地址以用于选择存储器中的存取线的设备、存储器及方法。实例设备包含：地址解码器电路，其耦合到第一及第二选择线、极性线及存取线。所述第一选择线经配置以提供第一电压，所述第二选择线经配置以提供第二电压，且所述极性线经配置以提供极性信号。所述地址解码器电路经配置以接收地址信息，且进一步经配置以响应于所述地址信息具有逻辑电平的组合及所述极性信号具有第一逻辑电平而将所述存取线耦合到所述第一选择线，且进一步经配置以响应于所述地址信息具有逻辑电平的所述组合及所述极性信号具有第二逻辑电平而将所述存取线耦合到所述第二选择线。
【专利说明】
用于地址解码及选择存取线的设备、存储器及方法
【背景技术】
[0001]常规存储器系统可包括低电压选择线及用于存取所要字线或位线(通常称为存储器存取线)的高电压取消选择线。阵列中的选定存储器存取线耦合到选择线，且非选定存储器存取线耦合到取消选择线。选择存储器存取线所使用的常规两个晶体管解码器电路可包括P沟道场效应(PFET)晶体管及η沟道场效应(NFET)晶体管。NFET晶体管可有利地用于递送低电压，且PFET晶体管可有利地用于递送高电压。在所描述的实例常规系统中，当NFET晶体管将存取线连接到激活的选择线及当PFET晶体管将存取线连接到激活的取消选择线时，电路能最有效地工作。
[0002]然而，对于一些存储器技术，举例来说，双极电阻RAM，其可有利地允许电流在操作的不同阶段期间在相反方向上穿过存储器单元。在这些情况中，常规两晶体管解码器针对电流流动的所有方向可能不会有效地递送电流。可平行于NFET晶体管放置额外PFET晶体管，且可平行于PFET晶体管放置额外NFET晶体管以形成CMOS传输栅极以改进电流效率，但此解决方案每存取线将引发两个额外晶体管及两个额外导线。常规解码器架构所需的成本及空间的增加在其中需要电路紧凑且简单的应用中可为不希望的。
【发明内容】
[0003]—种实例设备可包含:第一选择线，其可经配置以提供第一电压;第二选择线，其可经配置以提供第二电压；极性线，其可经配置以提供极性信号；存取线；及地址解码器电路，其耦合到所述第一及第二选择线、所述极性线及所述存取线，所述地址解码器电路可经配置以接收地址信息，且可进一步经配置以响应于所述地址信息具有逻辑电平的组合及所述极性信号具有第一逻辑电平而将所述存取线耦合到所述第一选择线，且可进一步经配置以响应于所述地址信息具有逻辑电平的组合及所述极性信号具有第二逻辑电平而将所述存取线耦合到所述第二选择线。
[0004]另一实例设备可包含:第一选择线及第二选择线;第三选择线及第四选择线;极性线，其可经配置以将极性信号提供到第一及第二地址解码器电路，所述第一地址解码器电路可经配置以接收第一地址信息，且可进一步经配置以响应于第一地址信息将第一组存取线中的存取线耦合到所述第一选择线，且可进一步经配置以针对所述第一地址信息响应于切换所述极性信号的所述逻辑电平将所述存取线的所述耦合从所述第一选择线切换到所述第二选择线，且所述第二地址解码器电路可经配置以接收第二地址信息，且可进一步经配置以响应于第二地址信息将第二组存取线中的存取线耦合到所述第三选择线，且可进一步经配置以针对所述第二地址信息响应于切换所述极性信号的所述逻辑电平将所述存取线的所述耦合从所述第三选择线切换到所述第四选择线。
[0005]另一实例设备可包含:极性线，其可经配置以提供极性信号;第一选择线及第二选择线，其可经配置以耦合到存取线;及地址解码器，其可包含:预解码电路，其耦合到所述极性线且可经配置以接收所述极性信号，其中所述预解码电路可进一步经配置以接收地址；选择电路，其耦合到所述预解码电路及所述第一及第二选择线，其中所述选择电路可进一步耦合到所述存取线且可经配置以至少部分基于从所述预解码电路接收到的信号将所述存取线耦合到所述第一选择线或第二选择线。
[0006]—种实例方法可包含:接收对应于与地址解码器电路相关联的存取线的地址信息；用所述地址解码器电路接收极性信号；至少部分基于所述地址信息及具有第一逻辑电平的所述极性信号将所述存取线耦合到第一选择线或第二选择线;及至少部分基于相同地址信息及具有第二逻辑电平的所述极性信号将所述存取线的所述耦合切换到所述第一选择线或所述第二选择线。
[0007]—种实例存储器可包含:存储器阵列；输入及输出控制电路;地址电路，其可经配置以接收由所述输入及输出控制电路所提供的地址信号；耦合到所述地址电路的行解码器，其可经配置以从所述地址电路接收地址信号及通过将位线耦合到第一或第二选择线来选择所述存储器阵列中的所述位线;耦合到所述地址电路的列解码器，其可经配置以从所述地址电路接收地址信号及通过将字线耦合到第三或第四选择线来选择所述存储器阵列中的所述字线;控制逻辑电路，其经配置以将极性信号提供到所述行解码器电路及所述列解码器电路；写入电路，其可经配置以从所述输入及输出控制电路接收待写入到所述存储器阵列的数据，其中所述写入电路可进一步经配置以在由所述列解码器电路及所述行解码器电路选择的所述地址处写入待写入的数据;及读取电路，其可经配置以从所述存储器阵列接收待读取的数据，且可进一步经配置以将读取数据发送到所述输入及输出控制电路。
【附图说明】
[0008]图1是根据本发明的说明性实施例的包含直接解码器的设备的框图。
[0009]图2是根据本发明的说明性实施例的解码器的电路图。
[0010]图3(1)到3(2)是根据本发明的说明性实施例的层级解码器的框图。
[0011]图4是根据本发明的说明性实施例的层级解码器的电路图。
[0012]图5是根据本发明的说明性实施例的包含解码器的存储器系统的图。
【具体实施方式】
[0013]下文陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明白，可无需运用这些特定细节来实践本发明的实施例。此外，通过实例提供本文中所描述的本发明的特定实施例，且不应用于将本发明的范围限制于这些特定实施例。在其它实例中，尚未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地混淆本发明。
[0014]图1说明根据本发明的实施例的包含地址解码器104的设备100。所述设备可为集成电路、存储器装置、存储器系统等等。地址解码器104可经配置以解码地址以选择用于激活的存取线。地址解码器104可包含耦合到相应存取线119、129、139、149的解码器电路106、116、126、136。每一解码器电路106、116、126、136经配置以接收相应地址信息ADDINO到ADDIN3。地址信息ADDINO到ADDIN3是基于被解码的地址。每一解码器电路106、116、126、136可包括预解码电路110、120、130、140及选择电路115、125、135、145。为简洁起见，仅展示四个解码器电路及存取线，但可使用更多或更少的解码器电路及存取线。存取线可为存储器阵列的位线或字线。在一些实施例中，第二地址解码器(图1中未展示)可包含于设备中，且可经配置以解码地址信息以选择用于激活的第二组存取线。举例来说，第一地址解码器可经配置以解码地址信息以选择用于激活的字线，且第二解码器可经配置以解码地址信息以选择用于激活的位线以对耦合到选定字线及位线的存储器单元进行存取。
[0015]选择电路115、125、135、145可耦合到相应存取线119、129、139、149且进一步耦合到选择线A 102及选择线B 103。选择线A 102及选择线B 103可提供相应电压。通常，当越过选择线A 102及选择线B 103提供电压时，电压中的一者高于其它电压。在一些实施例中，选择线A 102及选择线B 103的电压可改变。预解码电路110、120、130、140可耦合到极性线101。极性线101可将信号提供到预解码电路110、120、130、140以控制存取线119、129、139、149通过相应选择电路115、125、135、145到选择线A 102及B 103的耦合。预解码电路110、120、130、140可进一步经配置以(例如)基于相应地址信息ADDINO到ADDIN3及极性线101而激活选择电路115、125、135、145以将相应存取线119、129、139、149耦合到选择线六102或选择线B 103。在一些实施例中，基于相应地址信息ADDINO到ADDIN3，仅选定存取线119、129、139或149可親合到选择线A 102或选择线B 103。剩余非选定存取线可親合到未親合到选定存取线的剩余选择线。在本发明的实施例中，地址解码器104可被实施为直接解码器。
[0016]图2说明地址解码器104的特定说明性实施例。为简洁起见，仅展示两个解码器电路106、116及两个存取线119、129，但可包含更多或更少的解码器电路及存取线。预解码电路110包含4输入NAND门201，其经配置以接收由4位地址(ADDR0_BAR到ADDR3_BAR)表示的地址信息ADD INO。NAND门201的输出耦合到2输入NAND门205的输入。NAND门205的另一输入耦合到控制信号EVEN_BAR，在测试期间可使用控制信号EVEN_BAR，但在正常操作期间不激活控制信号EVELBARt3EVElBAR在正常操作期间处于逻辑高(“I” ) JAND门205的输出耦合到XOR门210的输入。XOR门210的第二输入耦合到极性线101JOR门210的输出耦合到选择电路115的PFET晶体管230及NFET晶体管235的栅极。晶体管230及235的漏极耦合在一起。晶体管230的源极耦合到选择线A 102。晶体管235的源极耦合到选择线B 103。存取线119耦合到晶体管230及235的漏极。存取线119将在晶体管230被激活时耦合到选择线A 102，且在晶体管235被激活时耦合到选择线B 103。如图2中所展示，当极性线101处于逻辑低(“O”)时，解码器电路106响应于解码地址“0000”将存取线119耦合到选择线B103，且针对其它地址将存取线119耦合到选择线A 102，且解码器电路116响应于解码地址“1000”将存取线129耦合到选择线B 103，且针对其它地址将存取线129耦合到选择线A 102。
[0017]类似于预解码电路110，预解码电路120包含4输入NAND门215，其经配置以接收由4位地址(六001?0^001?1_84昭仏001?3_8410所表示的地址信息4001附。熟仰门215的输出耦合到2输入NAND门2 20的输入。NAND门2 20的另一输入耦合到控制信号0DD_BAR，在测试期间可使用控制信号0DD_BAR，但在正常操作期间未激活控制信号ODD-BARt3ODD-BAR在正常操作期间处于逻辑高JAND门220的输出耦合到XOR门225的输入。XOR门225的第二输入耦合到极性线101JOR门225的输出耦合到选择电路125的PFET晶体管240及NFET晶体管245的栅极。晶体管240及245的漏极耦合在一起。晶体管240的源极耦合到选择线A 102。晶体管245的源极耦合到选择线B 103。存取线129耦合到晶体管240及245的漏极。存取线129在晶体管240被激活时将耦合到选择线A 102，且在晶体管245被激活时耦合到选择线B 103。
[0018]前述描述仅为本发明的一个可能实施方案。可在不背离本发明的范围的情况下运用替代逻辑门及晶体管类型实施本发明。现将描述电路操作的某些实例。提供下文将描述的实例以提高对本发明的理解。实例不应被认为在本发明的范围内具有限制性。
[0019]在第一实例中，待解码的地址为“0000”，当解码时将引起存取线119被选定。作为“0000”地址的结果，提供到NAND门201的地址信息ADDR0_BAR、ADDR1_BAR、ADDR2_BAR及ADDR3_BAR是 “1111”，且提供到NAND 门 215的地址信息ADDRO和ADDR1_BAR到ADDR3_BAR是“0111”。如先前所论述，解码地址“0000”将产生将引起解码器电路106选择存取线119的地址信息。控制信号EVEN_BAR及0DD_BAR也处于逻辑高。极性线101被设定到逻辑低。也是在本实例中，选择线A 102的电压高于选择线B 103的电压。
[0020]归因于提供到NAND门201的“1111”，NAND门201提供逻辑低输出，且NAND 205的输出为逻辑高。当NAND门205的输出为逻辑高且极性线1I为逻辑低时，XOR门210的输出为逻辑高。XOR门210的逻辑高输出激活NFET晶体管235以将存取线119耦合到选择线B 103。参考预解码电路120，归因于提供到NAND门215的“0111”，NAND门215的输出为逻辑高。此外，0DD_BAR为逻辑高。因此，NAND门220的输出为逻辑低。如先前所论述的极性线也为逻辑低。当两个输入都为逻辑低时，XOR门225的输出也为逻辑低。XOR门225的逻辑低输出激活PFET晶体管240以将存取线129耦合到选择线A 102。
[0021]现将描述其中反转存取线通过相应选择电路到选择线A102及选择线B 103的耦合的实例。虽然提供到NAND门201及215的地址信息及由NAND门205及220输出的逻辑电平保持相同于先前所描述，但现将极性线101设定到逻辑高。即，NAND门201的输出仍为逻辑低，且NAND门205的输出仍为逻辑高。然而，因为极性线1I处于逻辑高，现到XOR门210的两个输入都为逻辑高，且因此，XOR门210的输出为逻辑低。此激活PFET晶体管230，且存取线119耦合到选择线A 102。再次参考预编码电路120，NAND门215的输出归因于提供到NAND门215的“0111”而仍为逻辑高，且NAND门220仍为逻辑低。在极性线101为逻辑高的情况下，XOR门225的输出为逻辑高。此激活NFET晶体管240，且存取线129耦合到选择线B 103。如由先前实例所说明，存取线119从耦合到选择线B 103切换到耦合到选择线A 102，且存取线129从耦合到选择线A 102切换到耦合到选择线B 103。地址解码器104可通过使用极性线101改变相应存取线耦合到的选择线。XOR门210可基于极性线101的逻辑电平有条件地反转NAND门205的输出信号，因此在地址信息引起NAND门205将激活输出信号提供到XOR门时激活改变选择电路的哪个晶体管。PFET晶体管(例如选择电路的晶体管230)通常更适于将来自源极的较高电压提供到漏极处的较低电压，且NFET晶体管(例如选择电路的晶体管235)通常更适于将来自源极的较低电压提供到漏极处的较高电压。通过在操作期间切换激活选择电路的哪个晶体管可更有效地处置改变待提供到存取线的电压。
[0022]举例来说，从提供用于解码的地址“0000”及提供于极性线101上的逻辑低的先前实例继续，将“ 1111”提供到解码器电路106的NAND门201，从而引起XOR门210提供逻辑高信号以激活NFET晶体管235且将存取线119耦合到选择线B 103，且将“0111”提供到解码器电路116的NAND门215，从而引起XOR门225提供逻辑低信号以激活PFET晶体管240且将存取线129耦合到选择线A 102。如先前所论述，在先前实例中，选择线A 102的电压大于选择线B103的电压。可通过将极性线101的逻辑电平从逻辑低改变为逻辑高来实现改变耦合到存取线的选择线，此将XOR门210的输出从逻辑高切换到逻辑低，且将XOR门225的输出从逻辑低切换到逻辑高。因此，存取线119耦合到选择线A 102且通过PFET晶体管230被提供更高的电压，且存取线129耦合到选择线B 103且通过NFET晶体管245被提供更低的电压。
[0023]可使用改变存取线耦合到的选择线来执行可涉及跨越存储器单元切换极性的存储器操作。举例来说，在一些实施中，存取线119、129可为字线。针对位线，类似于解码器电路106及116的电路可存在。图2中未展示用于位线的对应电路。耦合到字线的解码器电路及耦合到位线的解码器电路的操作可经协调，使得跨越选定存储器单元的电压可被切换，此引起电流在不同方向上流动通过存储器元件。如先前所论述，在一些实施例中，选择线A102及选择线B 103的电压可(例如)在操作期间改变，此可在提供不同电压或改变提供到存取线的电压中提供更大灵活性。
[0024]在典型的存储器阵列中，实施许多存取线(通常大约I，000个)。更有效的解码器电路希望减少组件的数目及电路所需的面积。层级解码结构可经实施以减少解码器电路中所需的组件的数目。本发明的实施例还可包含于层级解码结构中。此可希望摊销允许切换存取线到选择线的耦合的电路的开销。
[0025]图3(1)到3(2)是根据本发明的说明性实施例的层级地址解码器301的框图。关于提供到地址解码器301的8位地址(ADDR0到ADDR7)描述当前实施例，从而允许解码高达256个存取线。然而，针对不同数目个存取线，可在不背离本发明的范围的情况下使用具有不同数目个位的地址。所属领域的一般技术人员将了解，此将更改用于解码地址的预解码电路的数目。层级地址解码器301可包含十六个局部预解码电路及十六个全局预编码电路。局部预解码电路330到345可接收地址(ADDR0到3)的四个最低有效位以提供地址信息。局部预解码电路330到345可耦合到极性线101。每一局部预解码电路可进一步耦合到相应局部选择电路350到365。每一局部预解码电路可进一步耦合到15个其它局部选择电路(未展示)。举例来说，局部预解码电路O 330可耦合到局部选择电路O 350、局部选择电路16(未展示)、局部选择电路32(未展示)等等。局部预解码电路1331可耦合到局部选择电路I 351、局部选择电路17(未展示)、局部选择电路33(未展示)等等。局部预解码电路2到15 332到345可类似地经耦合。全局预解码电路305可接收地址的其它位，且也可耦合到极性线101。全局预解码电路O 305可进一步耦合到局部选择电路350到365。可包含十五个额外全局预解码电路(未展示)且其耦合到局部选择电路。举例来说，局部选择电路O到15 350到365可耦合到全局电路O 305，局部选择电路16到31(未展示)可耦合到全局预解码电路1(未展示)，局部选择电路32到47(未展示)可耦合到全局预解码电路2等等。每一局部选择电路350到365可耦合到选择线A 102及选择线B 103。每一局部选择电路可进一步耦合到相应存取线370到385。
[0026]通过实施层级解码结构，可将预解码电路的数目从256减少到32。在不背离本发明的范围的情况下，针对较大数目的存取线，可通过将额外电平加到层级来实现更大效率。
[0027]图4是根据本发明的说明性实施例的层级地址解码器301的电路图。为清楚起见，展示用于选择单个存取线370的电路，但其也可经复制用于其它存取线。在NAND门401的输入处接收图4中如ADDR0_BAR到ADDR3_BAR所表示的地址信息。NAND门401的输出耦合到NAND门405。NAND门405的第二输入耦合到控制信号EVEN_BAR，在测试期间可使用控制信号EVEN_BAR，但在正常操作期间未激活控制信号EVELBARt3EVELBAR在正常操作期间处于逻辑高。NAND门405的输出耦合到XOR门410的输入。XOR门410的另一输入耦合到极性线1I。XOR门410的输出耦合到局部选择电路350中的PFET晶体管455及NFET晶体管460的栅极。晶体管455及460的漏极耦合在一起且耦合到存取线370。晶体管455的源极耦合到PFET晶体管445及NFET晶体管450的漏极。晶体管460的源极耦合到PFET晶体管465及NFET晶体管470的漏极。
[0028]全局预解码电路305接收图4中的如NAND门415的输入处的八001?4_84昭仏001?7_8八1?表示的地址信息。NAND门415的输出耦合到NAND门420的输入。NAND门420的另一输入耦合到控制信号0DD0REVEN_BAR，在测试期间可使用控制信号0DD0REVEN_BAR，但在正常操作期间未激活控制信号ODDORE VEN_BAR。ODDORE VEN_BAR在正常操作期间处于逻辑高。NAND门420的输出耦合到NOR门425及NOR门440的输入。NOR门425的第二输入耦合到极性线101JOR门425的输出耦合到反相器430的输入。反相器430的输出耦合到晶体管465及470的栅极。晶体管465及470的漏极耦合到彼此，且如上文所提及，晶体管465及470的漏极耦合到晶体管460的源极。晶体管465的源极耦合到选择线A 102，且晶体管470的源极耦合到选择线B 103。返回NOR门440，第二输入耦合到反相器435的输出。反相器435的输入耦合到极性线101 JOR门440的输出耦合到晶体管445及450的栅极。晶体管445及450的漏极耦合到彼此且耦合到晶体管455的源极。晶体管445的源极耦合到选择线A 102，且晶体管450的源极耦合到选择线B103。
[0029]可在不背离本发明的范围的情况下，运用替代逻辑门及晶体管类型实施本发明。现将描述电路操作的某些实例。提供下文将描述的实例以提高对本发明的理解。实例不应被认为在本发明的范围内具限制性。
[0030]在第一实例中，地址“0000 0000”将被解码。0000 0000地址对应于存取线370。即，存取线370由地址0000 0000选择。ADDR0_BAR、ADDR1_BAR、ADDR2_BAR、ADDR3_BAR、ADDR4_BAR、ADDR5_BAR、ADDR6_BAR及ADDR7_BAR全都为逻辑高(例如，“1111 1111”)。EVEN_BAR及0DD0REVEN_BAR也为逻辑高且极性线101被设定到逻辑低。
[0031]参考局部预解码电路330，NAND门401的输出为逻辑低。如上文所提及，EVEN_BAR为逻辑高(“I”)，因此，NAND门405的输出为逻辑高。在极性线101为逻辑低的情况下，XOR门410的输出为逻辑高。XOR门410的输出激活NFET晶体管460。存取线370耦合到晶体管465及470的漏极。
[0032]参考全局预解码电路305，NAND门415的输出为逻辑低。0DD0REVEN_BAR为逻辑高，因此，NAND门420的输出为逻辑高。NOR门425的输出为逻辑低，其由反相器430反转。因此，提供到晶体管465、470的信号为逻辑高，且NFET晶体管470被激活。如上文所提及，NFET晶体管460也被激活，从而引起存取线370耦合到选择线B 103。返回NOR门440，其从NAND门420接收逻辑高。极性线101的逻辑低由反相器435反转，使得到NOR门440的输入都为逻辑高。此引起NOR门440的输出为逻辑低，从而激活PFET晶体管445。然而，因为PFET晶体管455未被激活，所以选择线A 102的电压未被提供到存取线370。
[0033]现将描述存取线370到选择线的耦合被反转的实例。将极性线101的逻辑电平从逻辑低改变为逻辑高。NAND门405的输出及NAND门420的输出仍处于逻辑高。在此实例中，XOR门410的输出将为逻辑低，且PFET晶体管455将被激活。存取线370将由PFET晶体管455耦合至IJ晶体管445及450的漏极。NOR门425的输出为逻辑低，且由反相器430反转。因此，提供到晶体管465、470的信号为逻辑高，且NFET晶体管470被激活。然而，因为晶体管460未被激活，所以选择线B 103的电压未被提供到存取线370。返回NOR门440，其从NAND门420接收逻辑高。在极性线101设定到逻辑高且由反相器435反转的情况下，到NOR门440的输入为逻辑低。因此，NOR门440的输出为逻辑低，从而激活PFET晶体管445。如上文所提及，PFET晶体管455也被激活，从而引起存取线370耦合到选择线A 102。
[0034]在一些实施例中，在无需取消选择或进一步再选择存取线的情况下切换存取线耦合到的选择线的能力可在提供不同电压或改变提供到存取线的电压中提供更大灵活性。如上文实例中所描述，可通过改变极性线101上的逻辑信号而切换耦合到存取线的选择线，所述逻辑信号更改被激活的晶体管。地址解码器301可无需等待解码新地址且切换到选定存取线耦合到的选择线。
[0035]在上文实例中，存取线370可为多个字线中的一者。针对多个位线，类似于局部预解码电路330、全局预解码电路305及局部选择电路350的电路可存在。为清楚起见，未展示用于位线的对应电路。当存取线370到选择线的耦合被切换且极性线101从逻辑低切换到逻辑高时，也可反转位线到选择线的耦合。由全局信号极性线101协助的针对字线及位线两者的选择线的极性的此协调反转的结果是，电流可能能够在不同方向上有效地流动通过存储器元件。
[0036]图5是根据本发明的实施例的包含地址解码器的存储器系统的框图。根据本发明的实施例，存储器系统包含存储器903。存储器系统901包含耦合到存储器903的存储器存取装置911 (例如，处理器、存储器控制器等等)。
[0037]存储器903包含存储器单元的存储器阵列913。存储器阵列913可包含(例如)易失性存储器单元(例如，DRAM存储器单元、SRAM存储器单元)、非易失性存储器单元(例如，快闪存储器单元)或一些其它类型的存储器单元。在本发明的实施例中，存储器阵列913包含非易失性电阻存储器单元，且存储器903是电阻随机存取存储器RRAM。存储器903及存储器存取装置911可被实施为单独集成电路，或存储器存取装置911及存储器903可被并入到相同集成电路、芯片或封装中。存储器存取装置911可为离散装置(例如，微处理器)或被实施于固件中的某一其它类型的处理电路(例如专用集成电路(ASIC))。
[0038]I/O连接927及控制连接929包含存储器存取装置911与存储器903之间的通信接口。图5的实施例包含地址电路943以锁存经由I/O连接927通过I/O控制电路919提供的地址信号。地址信号由行地址解码器电路957及列地址解码器电路951接收及解码以存取存储器阵列913。根据本发明的一或多个实施例，行地址解码器电路957及/或列地址解码器电路951可包含地址解码器952、959。鉴于本发明，所属领域的一般技术人员应了解，地址输入连接的数目取决于存储器阵列913的密度及架构，且地址的数目同时随每存储器阵列的存储器单元的数目增加、存储器块的数目增加及/或存储器阵列的数目增加而增加。读者还将了解，随着存储器阵列的大小增加，可能需要更多地址信息以指定存储器阵列的特定部分。
[0039]读取电路953可从存储器阵列913读取数据。针对经由与存储器存取装置911的I/O连接927的双向数据通信，包含I/O控制电路919。包含写入电路955以用于将数据写入到存储器阵列913。
[0040]控制逻辑电路921解码来自存储器存取装置911的由控制连接929提供的信号。这些信号可包含芯片信号、写入启用信号及用于控制对存储器阵列913的存储器903的操作(其包含数据读取及数据写入)的地址锁存信号。控制逻辑电路921可将信号提供到极性线(未展示)及控制选择线(未展示)的极性，使得可允许在操作的不同阶段期间电流在不同方向上流动通过某些存储器单元。
[0041]控制逻辑电路921可发送信号以选择性地设定特定寄存器及/或寄存器的区段或将数据锁存于一或多个寄存器中。在一或多个实施例中，控制逻辑电路921负责执行从存储器存取装置911接收到的指令以对存储器阵列913的存储器单元的某一部分执行某些操作。控制逻辑电路921可为状态机、定序器或某一其它类型的逻辑控制器。所属领域的一般技术人员应了解，可提供额外电路及控制信号，且已简化图5的存储器装置细节以有助于说明的情况。
[0042]技术人员应进一步了解，结合本文所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤可被实施为电子硬件、由处理器执行的计算机软件或两者的组合。上文已大体上依据其功能性描述各种说明性组件、块、配置、模块、电路及步骤。将此类功能性实施为硬件还是处理器可执行的指令取决于加于总体系统的特定应用及设计约束。技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施方案决策不应被解释为引起背离本发明的范围。
[0043]提供所揭示的实施例的先前描述以使所属领域的技术人员能够进行或使用所揭示的实施例。所属领域的技术人员将容易地明白对这些实施例的各种修改，且在不背离本发明的范围的情况下本文所界定的原理可应用到其它实施例。因此，本发明不希望限制于本文所展示的实施例，但本发明将被赋予可能与如由附随权利要求书所界定的原理及新颖特征一致的最广泛范围。
【主权项】
1.一种设备，其包括: 第一选择线，其经配置以提供第一电压； 第二选择线，其经配置以提供第二电压； 极性线，其经配置以提供极性信号； 存取线;及 地址解码器电路，其耦合到所述第一及第二选择线、所述极性线及所述存取线，所述地址解码器电路经配置以接收地址信息，且进一步经配置以响应于所述地址信息具有逻辑电平的组合及所述极性信号具有第一逻辑电平而将所述存取线耦合到所述第一选择线，且进一步经配置响应于所述地址信息具有逻辑电平的所述组合及所述极性信号具有第二逻辑电平而将所述存取线耦合到所述第二选择线。2.根据权利要求1所述的设备，其中所述地址解码器电路包括耦合到选择电路的预解码电路，所述选择电路耦合到所述存取线，且其中所述预解码电路经配置以接收所述地址?目息O3.根据权利要求2所述的设备，其中所述预解码电路耦合到所述极性线，且其中所述选择电路耦合到所述第一选择线及所述第二选择线。4.根据权利要求3所述的设备，其中所述预解码电路包括经配置以解码所述地址信息及极性信号的逻辑门。5.根据权利要求3所述的设备，其中所述选择电路包括第一晶体管及第二晶体管，所述第一晶体管耦合到所述第一选择线，且所述第二晶体管耦合到所述第二选择线。6.根据权利要求5所述的设备，其中所述第一晶体管是PFET晶体管，且所述第二晶体管是NFET晶体管。7.根据权利要求1所述的设备，其中所述地址解码器电路包括多个预解码电路，所述多个预解码电路各自耦合到相应选择电路，其中每一选择电路进一步耦合到相应存取线。8.根据权利要求1所述的设备，其中所述地址解码器电路包括:多个局部预解码电路，其经配置以接收所述地址的第一部分；多个全局预解码电路，其经配置以接收所述地址的第二部分，其中所述局部预解码电路及全局预解码电路耦合到层级解码器结构中的多个相应选择电路。9.一种设备，其包括: 第一选择线及第二选择线； 第三选择线及第四选择线； 极性线，其经配置以将极性信号提供到第一及第二地址解码器电路； 所述第一地址解码器电路经配置以接收第一地址信息，且进一步经配置以响应于第一地址信息将第一组存取线中的存取线耦合到所述第一选择线，且进一步经配置以针对所述第一地址信息响应于切换所述极性信号的逻辑电平将所述存取线的所述耦合从所述第一选择线切换到所述第二选择线;且 所述第二地址解码器电路经配置以接收第二地址信息，且进一步经配置以响应于第二地址信息将第二组存取线中的存取线耦合到所述第三选择线，且进一步经配置以针对所述第二地址信息响应于切换所述极性信号的所述逻辑电平将所述存取线的所述耦合从所述第三选择线切换到所述第四选择线。10.根据权利要求9所述的设备，其进一步包括:至少一个存储器单元，其耦合于所述第一组存取线中的所述存取线与所述第二组存取线中的所述存取线之间。11.根据权利要求10所述的设备，其中所述第一及第二地址解码器经配置以切换所述第一组及第二组存取线中的所述存取线的所述耦合以引起电流在不同方向上流动通过所述存储器单元。12.根据权利要求10所述的设备，其中所述存储器单元包括电阻存储器单元。13.根据权利要求10所述的设备，其中所述第一组存取线中的所述存取线包括字线， 且其中所述第二组存取线中的所述存取线包括位线。14.根据权利要求9所述的设备，其中所述第一地址解码器包括耦合到选择电路的预解码电路，其中所述预解码电路包含逻辑电路，所述逻辑电路经配置以将信号提供到所述选择电路以基于所述地址信息控制所述第一组存取线中的存取线到所述第一选择线或所述第二选择线的耦合。15.根据权利要求14所述的设备，其中所述预解码电路包括经配置以接收所述地址信息的NAND门，且进一步包括耦合到所述极性线的XOR门。16.根据权利要求14所述的设备，其中所述选择电路包括: PFET，其耦合到所述第一选择线及所述第一组存取线中的所述存取线;及 NFET，其耦合到所述第二选择线及所述第一组存取线中的所述存取线。17.根据权利要求16所述的设备，其中所述PFET通过全局预解码电路耦合到所述第一选择线，且所述NFET通过所述全局预解码电路耦合到所述第二选择线。18.根据权利要求16所述的设备，其中所述PFET通过全局预解码电路耦合到所述第一或第二选择线，且所述NFET通过所述全局预解码电路耦合到所述第一或第二选择线。19.一种设备，其包括: 极性线，其经配置以提供极性信号； 第一选择线及第二选择线，其经配置以耦合到存取线;及 地址解码器，其包括: 预解码电路，其耦合到所述极性线且经配置以接收所述极性信号，其中所述预解码电路进一步经配置以接收地址； 选择电路，其耦合到所述预解码电路及所述第一及第二选择线，其中所述选择电路进一步耦合到所述存取线且经配置以至少部分基于从所述预解码电路接收到的信号将所述存取线耦合到所述第一选择线或第二选择线。20.根据权利要求19所述的设备，其中所述预解码电路包括经配置以接收地址信息的四输入NAND门，其中所述NAND门的输出耦合到两输入NAND门的第一输入，所述两输入NAND门的第二输入耦合到测试控制信号，所述两输入NAND门的输出耦合到两输入XOR门的第一输入，所述XOR门的第二输入耦合到所述极性线，且所述XOR门的输出耦合到所述选择电路。21.根据权利要求19所述的设备，其中所述选择电路包括第一晶体管及第二晶体管， 其中所述第一及第二晶体管的栅极耦合到所述预解码电路，漏极耦合到所述至少一个存取线，所述第一晶体管的源极耦合到所述第一选择线，且所述第二晶体管的源极耦合到所述第二选择线。22.根据权利要求21所述的设备，其中所述第一晶体管是PFET，且所述第二晶体管是NFETo23.根据权利要求19所述的设备，其中所述预解码电路进一步包括: 局部预解码电路，其经配置以接收所述地址信息的第一部分;及 全局预解码电路，其经配置以接收所述地址信息的第二部分。24.根据权利要求23所述的设备，其中所述局部预解码电路包括经配置以接收所述地址信息的所述第一部分的四输入NAND门，其中所述NAND门的输出耦合到两输入NAND门的输入，所述两输入NAND门的第二输入耦合到测试控制信号，所述两输入NAND门的输出耦合到两输入XOR门的输入，所述XOR门的第二输入耦合到所述极性线，且所述XOR门的输出耦合到所述选择电路。25.根据权利要求19所述的设备，其中所述全局预解码电路包括经配置以接收所述地址信息的所述第二部分的四输入NAND门，其中所述NAND门的输出耦合到两输入NAND门的输入，所述两输入NAND门的第二输入耦合到第二测试控制信号， 所述两输入NAND门的输出耦合到第一两输入NOR门及第二两输入NOR门的输入，所述第一两输入NOR门的第二输入耦合到所述极性线，所述第一两输入NOR门的输出耦合到第一反相器的输入，所述第一反相器的输出耦合到第一及第二晶体管的所述栅极，所述第二两输入NOR门的第二输入耦合到第二反相器的输出，所述第二反相器的输入耦合到所述极性线，所述第二两输入NOR门的输出耦合到第三及第四晶体管的所述栅极，其中所述晶体管经配置以将所述选择电路耦合到所述第一或第二选择线。26.一种方法，其包括: 接收对应于与地址解码器电路相关联的存取线的地址信息； 用所述地址解码器电路接收极性信号； 至少部分基于所述地址信息及具有第一逻辑电平的所述极性信号将所述存取线耦合到第一选择线或第二选择线;及 至少部分基于所述相同地址信息及具有第二逻辑电平的所述极性信号将所述存取线的所述耦合切换到所述第一选择线或所述第二选择线。27.根据权利要求26所述的方法，其进一步包括: 用第二地址解码器电路接收对应于第二存取线的地址； 用所述第二地址解码器电路接收指示第三选择线及第四选择线的相对极性的信号;及用所述第二地址解码器电路至少部分基于所述地址及所述极性信号将所述第二存取线耦合到所述第三或第四选择线。28.根据权利要求27所述的方法，其中存储器单元耦合到所述存取线及所述第二存取线。29.根据权利要求28所述的方法，其进一步包括:使电流在一方向上流动通过所述存储器单元，所述电流的所述方向至少部分基于所述极性线的逻辑电平。30.根据权利要求28所述的方法，其进一步包括:切换所述第一及第二选择线的电压。31.—种存储器，其包括: 存储器阵列； 输入及输出控制电路； 地址电路，其经配置以接收由所述输入及输出控制电路提供的地址信号； 耦合到所述地址电路的行解码器，其经配置以从所述地址电路接收地址信号及通过将位线耦合到第一或第二选择线来选择所述存储器阵列中的所述位线； 耦合到所述地址电路的列解码器，其经配置以从所述地址电路接收地址信号及通过将字线耦合到第三或第四选择线来选择所述存储器阵列中的所述字线； 控制逻辑电路，其经配置以将极性信号提供到所述行解码器电路及所述列解码器电路； 写入电路，其经配置以从所述输入及输出控制电路接收待写入到所述存储器阵列的数据，其中所述写入电路进一步经配置以在由所述列解码器电路及所述行解码器电路选择的所述地址处写入待写入的所述数据;及 读取电路，其经配置以从所述存储器阵列接收待读取的数据，且进一步经配置以将所述读取数据发送到所述输入及输出控制电路。32.根据权利要求31所述的存储器，其中所述存储器是电阻RAM。33.根据权利要求31所述的存储器，其中所述第一及第二选择线的相对极性及所述第三及第四选择线的所述相对极性可改变。34.根据权利要求33所述的存储器，其中电流可至少部分基于所述极性信号而在不同方向上流动通过所述存储器阵列的存储器。
【文档编号】G11C8/10GK105917409SQ201480070653
【公开日】2016年8月31日
【申请日】2014年12月2日
【发明人】斯蒂芬·H·唐
【申请人】美光科技公司