动态随机存取存储器(dram)反向通道通信系统和方法

动态随机存取存储器(dram)反向通道通信系统和方法
【专利摘要】公开了动态随机存取存储器(DRAM)反向通道通信系统和方法。在一方面，反向通道通信系统允许DRAM向片上系统(SoC)、应用处理器(AP)或其他存储器控制器传达纠错信息和刷新警报信息。
【专利说明】动态随机存取存储器(DRAM)反向通道通信系统和方法
[0001 ] 优先权要求
[0002] 本申请要求2014年1 月9 日提交且题为 "DYNAMIC RANDOM ACCESS MEMORY(DRAM) BACKCHANNEL COMMUNICAHON SYSTEMS AND METH0DS(动态随机存取存储器（DRAM)反向通 道通信系统和方法)"的美国临时专利申请序列号61/925,299的优先权，该美国临时专利申 请通过引用全部纳入于此。
[0003] 本申请还要求2015年1 月7 日提交且题为"DYNAMIC RANDOM ACCESS MEMORY(DRAM) BACKCHANNEL COMMUNICAHON SYSTEMS AND METH0DS(动态随机存取存储器（DRAM)反向通 道通信系统和方法)"的美国专利申请序列号14/591,056的优先权，该美国临时专利申请通 过引用全部纳入于此。
[0004] 罝量
[0005] I.公开领域
[0006] 本公开的技术一般涉及计算设备内的存储器结构。 N .【背景技术】
[0007] 计算设备的存储器有各种形式。随机存取存储器(RAM)通常由计算设备内的操作 系统和应用使用，并且以两种不同类型来提供。静态RAM(SRAM)永久性地保持其电荷而不需 要外部功率。相反，动态RAM(DRAM)将数据的每个比特存储在电容器中，该电容器随着时间 泄漏电荷并且必须被周期性地刷新。
[0008] DRAM标准中最近的提议已指示使附加的信息从DRAM流回应用处理器(AP)或片上 系统(SoC)的需求。历史上，此类信息是跨DRAM的物理层(PHY)提供的，并且仅数据面(DQ)是 双向的。在下一代低功率DRAM(LP-DRAM)中，该提议增加了检错或校正信息并且专门向传递 回SoC的信息添加了循环冗余校验(CRC)信息。虽然在双数据率(DDR)版本4(DDR4)中已经实 现了添加 CRC信息，但是这还没有在低功率(LP)DDR5DRAM环境中实现。向LP DDR5标准添加 CRC会允许重传丢失的传输，从而避免灾难性系统故障。
[0009] -些DRAM供货商请求的附加改变是对于刷新速率的更多控制。对于刷新速率的更 多控制的需要源自现代DRAM电容器中所保持的不断变弱的电荷。在旧规则下，周期性地基 于最弱的DRAM来刷新电荷。
[0010]由此，需要允许CRC通信，并且需要DRAM向SoC指示DRAM需要特定类型的刷新（例 如，排、行、全刷新)的方式。
[0011] 公开概述
[0012] 本详细描述中公开的方面包括动态随机存取存储器(DRAM)反向通道通信系统和 方法。具体地，各种示例性方面允许DRAM向片上系统（SoC)、应用处理器(AP)或其他存储器 控制器传达纠错信息和刷新警报信息。
[0013] 虽然特别构想了纠错和刷新警报信息是将在反向通道上发送的信息类型，但是应 当领会，其他数据也可以在反向通道上发送，包括但不限于温度信息、校准信息以及类似信 息。
[0014]在示例性方面，在将DRAM连接到SoC的现有的、未充分利用的引脚和导线上提供反 向通道。示例性引脚是时钟使能(CKE)或芯片选择(CS)引脚(或者二者）。现有引脚的重用节 省了集成电路(1C)内宝贵的占用空间，并且避免了向DRAM运作附加导线的花费。进一步，避 免附加导线消除了因附加导线的存在而引起的可能的电磁干扰(EMI)问题。也可以相对于 具有多个新引脚的方面实现功率节省，因为在具有较少引脚数的设备上不需要如此多的驱 动器和接收机。其他可能的解决方案包括向DRAM添加附加(诸）引脚和(诸)导线以提供恰适 的通信反向通道。
[0015]就这一点来说，在一方面，提供了一种存储器系统。该存储器系统包括AP，该AP包 括AP引脚。该存储器系统还包括:包括引脚的至少一个DRAM以及将AP引脚耦合到该引脚的 反向通道线。AP被配置成接收以下至少一者:通过该反向通道线来自至少一个DRAM的纠错 信息和刷新警报信息。
[0016] 在另一方面，公开了一种存储器系统。该存储器系统包括AP和至少一个DRAM。该存 储器系统还包括将该AP耦合到该至少一个DRAM的CKE线。AP被配置成接收以下至少一者:通 过该CKE线来自该至少一个DRAM的纠错信息和刷新警报信息。
[0017] 在进一步的方面，提供了一种存储器系统。该存储器系统包括AP和至少一个DRAM。 该存储器系统还包括将该AP耦合到该至少一个DRAM的CS线。AP被配置成接收以下至少一 者:通过该CS线来自该至少一个DRAM的纠错信息和刷新警报信息。
[0018]在另一方面，提供了一种用于从DRAM向AP提供信息的方法。该方法包括提供包括 AP引脚的AP，以及提供包括引脚的至少一个DRAM。该方法进一步包括提供将该AP引脚耦合 到该引脚的反向通道线。该方法还包括在该AP处接收以下至少一者:通过该反向通道线来 自至少一个DRAM的纠错信息和刷新警报信息。
[0019]在另一方面，提供了一种用于从DRAM向AP提供信息的方法。该方法包括提供AP，以 及提供至少一个DRAM。该方法进一步包括提供将该AP耦合到该至少一个DRAM的CKE线。该方 法还包括在该AP处接收以下至少一者:通过该CKE线来自至少一个DRAM的纠错信息和刷新 警报信息。
[0020] 在另一方面，提供了一种用于从DRAM向AP提供信息的方法。该方法包括提供AP，以 及提供至少一个DRAM。该方法进一步包括提供将该AP耦合到该至少一个DRAM的CS线。该方 法还包括在所述AP处接收以下至少一者:通过该CS线来自至少一个DRAM的纠错信息和刷新 警报信息。
[0021] 附图简述
[0022] 图1是具有存储器控制器和四个动态随机存取存储器(DRAM)单元的示例性常规存 储器通信系统的框图；
[0023] 图2是具有四个附加引脚和导线的示例性存储器通信系统的框图；
[0024] 图3A是具有附加引脚和两个附加导线的另一示例性存储器通信系统的框图；
[0025] 图3B是具有两个附加导线的另一示例性存储器系统的框图；
[0026] 图4是不具有附加导线的另一示例性存储器通信系统的框图；
[0027] 图5是不具有附加导线的另一示例性存储器通信系统的框图；以及
[0028]图6是可包括图2-5的存储器通信系统的示例性的基于处理器的系统的框图。
[0029] 详细描述
[0030] 现在参照附图，描述了本公开的若干示例性方面。措辞"示例性"在本文中用于表 示"用作示例、实例或解说"。本文中描述为"示例性"的任何方面不必被解释为优于或胜过 其他方面。
[0031] 本详细描述中公开的诸方面包括动态随机存取存储器(DRAM)反向通道通信系统 和方法。具体地，各种示例性方面允许DRAM向片上系统(SoC)、应用处理器(AP)或其他存储 器控制器传达纠错信息和刷新警报信息。
[0032] 虽然特别构想了纠错和刷新警报信息是将在反向通道上发送的信息类型，但是应 当领会其他数据也可以在反向通道上发送，包括但不限于温度信息、校准信息以及类似信 息。
[0033] 在示例性方面，在将DRAM连接到SoC的现有的、未充分利用的引脚和导线或线上提 供反向通道。示例性引脚是时钟使能(CKE)或芯片选择(CS)引脚(或者二者）。现有引脚的重 用节省了集成电路（1C)内宝贵的占用空间，并且避免了向DRAM运作附加导线的花费。进一 步，避免附加导线消除了可能由附加导线的存在引起的可能的电磁干扰(EMI)问题。也可以 相对于具有多个新引脚的方面实现功率节省，因为在具有较少引脚数的设备上不需要如此 多的驱动器和接收机。其他可能的解决方案包括向DRAM添加附加(各）引脚和(各)导线以提 供恰适的通信反向通道。
[0034] 引脚重用技术或附加引脚技术允许发送刷新信息。这包括但不限于定向每排刷新 请求、全芯片刷新请求、行刷新请求以及紧急刷新请求。此外，可以发送检错和/或校正信息 (例如，循环冗余校验(CRC))，包括但不限于数据CRC失败、纠错码(ECC)事件、命令和地址 (CA)奇偶校验或其他CRC失败，以及DRAM上ECC事件(校正或失败）。启用此类要发送的信号 和/或命令实现了针对DRAM以及尤其针对低功率（LP)双数据率（DDR)标准（诸如LP DDROTRAM)的下一代提议。
[0035] 在叙述本文公开的DRAM反向通道通信系统的诸方面之前，参照图1提供了基本存 储器通信系统的简要概览。DRAM反向通道通信系统的示例性方面的讨论在以下参照图2开 始。
[0036] 就这一点而言，图1解说了包括可操作性地耦合到DRAM 14(1)-14(4)的AP 12(本 文中也被称为SoC)的存储器通信系统10(本文中也被称为"存储器系统"）。数据线(DQ15-0) 将AP 12耦合到由两个DRAM 14(即，DRAM 14(1)和DRAM 14(2))组成的排，而数据线(DQ31-16)将AP 12耦合到由两个DRAM 14(即，DRAM 14(3)和14(4))组成的第二排。CKE和CS线将AP 12耦合到DRAM 14(1)-14(4)(仅解说了CKE线，但是应当理解CS线基本上相同）。显而易见 地，存储器系统10没有可用的反向通道。即，DRAM 14(1)-14(4)没有DRAM 14(1)-14(4)可通 过其执行纠错或管理刷新请求的通道。
[0037]第一解决方案是向DRAM增加引脚连同去往AP的对应导线。就这一点而言，图2解说 了具有AP 22和DRAM 24(1)-24(4)的存储器系统2CLDRAM 24(1)-24(4)中的每一者具有所 添加的引脚，连同将该引脚耦合到AP 22的对应导线。附加的导线被标记为Alert_a0、 Alert_bO、Alert_al和Alert_bl。使用附加导线，DRAM 24(1)-24(4)可以提供用以执行纠错 和/或管理刷新请求的命令和信号。虽然附加引脚大幅简化了存储器系统20的内部设计和 定时要求，但是针对功率和EMI问题来说，从AP 22路由到DRAM 24(1)-24(4)的线的数目的 增加是不合需的。附加引脚增加了AP 22需要的电路的总体大小。然而，存储器系统20确实 解决了提供反向通道通信选项的基本问题。
[0038]给出了图2中所解说的第一解决方案的问题，本公开的示例性方面提供了更为有 益的解决方案。就这一点而言，第二解决方案是提供由至少两个DRAM管芯（即，由两个DRAM 组成的排)共享的共用反向通道。然而，该解决方案仍然要求增加至少一个引脚和线，从而 具有由附加引脚和线引起的相应缺点。就这一点而言，图3A解说了具有AP 32和四个DRAM 34、36、38和40的存储器系统30。01^1134、36、38和40被安排到排4 42和排8 44中。即，排八 42包括DRAM 34和36,并且排B 44包括DRAM 38和40。数据线DQ 15-0耦合到DRAM 34和38,而 数据线DQ 31-16耦合到DRAM 36和40。
[0039] 继续参照图3A，DRAM 34具有一个额外引脚46,反向通道线48(在图3A中也标记为 Alert_al)耦合到该额外引脚46。类似地，DRAM 36具有一个额外引脚50，反向通道线48耦合 到该额外引脚50ARAM 38具有一个额外引脚52，第二反向通道线54(在图3A中也被标记为 Alert_bl)耦合到该额外引脚52。类似地，DRAM 40具有一个额外引脚56，第二反向通道线54 耦合到该额外引脚56。
[0040] 继续参照图3A，AP 32仅增加了两个AP引脚58和60,因为反向通道线48和54在排A 42和排B 44之间共享（即，反向通道线48(Alert_al)由DRAM 34和36共享，且第二反向通道 线54(Alert_bl)由DRAM 38和40共享）。由此，相比于图2的存储器系统20,相对于AP 22，AP 32节省了两个引脚。节省两个引脚降低了与AP 32相关联的花费，并且类似地意味着AP 32 具有比AP 22小的占用空间。
[00411继续参照图3A，存储器系统30的结构允许排A 42内的DRAM 34和36二者可以尝试 同时驱动反向通道线48的可能性。同样，排B 44内的DRAM 38和40可以尝试同时驱动第二反 向通道线54。相应地，通信协议可以被实现以防止AP 32处的AP引脚58和60上的信息冲突。 在示例性方面，通信协议可以是时分复用（TDM)协议。图3A中解说的用于提供TDM协议的第 一技术建立共享给定反向通道线的DRAM(例如，共享反向通道线48的DRAM 34和36或者共享 第二反向通道线54的DRAM 38和40)之间的主从关系，以在共享该反向通道线的DRAM之间进 行仲裁。相应的外部焊球62、64、66和68可以与DRAM 34、36、38和40中的每一者相关联。外部 焊球62和66可以被绑定为高，且外部焊球64和68可以被绑定为低。外部焊球的极性（高或 低)可以确定主从安排(例如，主级绑定为高且从级绑定为低(或者反过来））。代替显式的主 从关系，或者除了显式的主从关系之外，在相应的DRAM 34、36、38和40中实例化了简单计数 器(标示为框C) 70、72、74和76。计数器70和72同时被重置，而计数器74和76也同时被重置。 DRAM 34和38(其中外部焊球62和66绑定到高)是活跃的并且能够在计数器70、72、74和76的 前一半计数期间驱动反向通道线48和54。其他DRAM 36和40(其中外部焊球64和68绑定到 低)能够在计数器70、72、74和76的后一半计数期间驱动反向通道线48和54AP 32能够通过 读取寄存器78或者通过解码串行数据流（当其存在时)来区别DRAM 34、36、38和40中的哪一 个被绑定到高或低状态。注意，替代计数器，DRAM 34、36、38和40可以具有相对重要性（例 如，主从），从而当生成重合的警报时，预定DRAM将在其他DRAM之前与AP 32通信。
[0042]参照图3B呈现了用以提供TDM协议的第二技术，其中解说了存储器系统30'。存储 器系统30 '基本上类似于图3A的存储器系统30，并且类似的元件被类似地编号，但是编号上 有撇号（例如，存储器系统30的DRAM 34相似于存储器系统30'的DRAM 34'）。除非涉及解释 第二技术，重复的元件不会再次讨论。
[0043] 第二技术(在图3B中通过存储器系统30'解说)被提供有分别处于DRAM 34'和36' 之间以及DRAM 38 '和40 '之间的DRAM到DRAM通信链路80 '和82'。通信链路80 '能够例如通过 DRAM 34 '和36 '上的相应焊球84 '和86 '来建立，并且通信链路82 '能够由DRAM 38 '和40 '上 的类似焊球(未解说)来建立。通信链路80'和82'能够分别专用于在两个对应的DRAM 34'和 36'，以及38'和40'之间进行仲裁。该仲裁可以是简单的漏极开路/上拉信令或者用以仲裁 DRAM 34'和36'中的哪一个能够使用反向通道线48'，以及DRAM 38'和40'中的哪一个能够 使用第二反向通道线54'的其他方法。
[0044] 虽然图3A和3B的示例性方面要求每个DRAM 34、36、38和40(34 '、36 '、38 '和40 '）有 两个外部焊球(一个用于对应的反向通道线48或54(48'或54'），以及一个用于仲裁器(外部 焊球62、64、66或68的低或高，或者通信链路80 '和82 '）），通信链路80 '和82 '实现简单并且 不需要离开存储器封装，从而需要较少的顶层封装焊球。附加地，AP 32和32'仅分别需要两 个AP引脚58和60,或者58'和60'，这提供了相对于图2的AP 22的节省成本。
[0045]第三解决方案是重用AP和DRAM之间当前未充分利用的现有线。在示例性方面，重 用线是CKE和/或CS线。通常，这两条线具有较少话务并且由此服从于包括原始意图和用作 反向通道的双重使用。即，CKE引脚仅在刷新或者掉电循环期间由AP下拉(在该情形中不会 生成CRC差错，且不需要刷新请求）。在该示例性方面，DRAM具有当AP保持为高（即，未使用） 时驱动该引脚的能力。TDM还可以被用来辅助防止线上的冲突。第一示例性定时参数可以 是：写CMD到CKE低。AP将不能够在其上次写命令的特定时间（例如，32个循环）内将CKE驱动 为低。此类延迟若有必要的话允许DRAM有时间来驱动CRC差错。第二示例性定时参数可以 是:活跃CMD到刷新请求。在该情形中，DRAM将仅被允许在特定数量的非活跃命令(例如，两 个非活跃命令)之后请求刷新。此类延迟允许上一CRC返回，并且防止DRAM进入自刷新/掉电 (AP-驱动)直到DRAM完成传送其请求。AP将能够确定其是否想要遵守该刷新请求或者将整 个DRAM置于掉电。
[0046]就这一点而言，图4和5解说了此第三解决方案（即，重用现有线）的两个版本。在图 4中，存储器系统90解说为具有AP 92和DRAM 94、96、98和100。现有CKE线102(在图4中也标 记为CKE_A)将DRAM 94和96耦合到AP 92。类似地，现有CKE线104 (在图4中也标记为CKE_B) 将DRAM 98和100耦合到AP 92AP 92处不需要附加的引脚。在图4中，通信线106将DRAM 94 耦合到DRAM 96,并且通信线108将DRAM 98耦合到DRAM 100。类似图3B中的通信线80'和 82'，通信线106和108可以置于存储器封装内部并且允许DRAM 94、96、98和100在其之间通 信和仲裁，以便避免冲突。如以上所提及的，可能存在通过其跨反向通道线提供DRAM仲裁信 号的其他技术。
[0047] 在图5中，存储器系统110被解说为具有AP 112和DRAM 114、116、118和120。现有 CKE线122 (在图5中也标记为CKE_A)将DRAM 114和116耦合到AP 112。类似地，现有CKE线124 (在图5中也标记为CKE_B)将DRAM 118和120耦合到AP 112JP 112处不需要附加的引脚。 DRAM 114、116、118和120被提供有外部焊球126、128、130和132。类似于图3A中的存储器系 统30,外部焊球126和130可以被拉高而外部焊球128和132被拉低。同样，外部焊球126、128、 130、132可以允许建立DRAM之间的促进DRAM之间的仲裁的主从关系。计数器134、136、138和 140可以类似于图3A的存储器系统30中的计数器70、72、74和76那样使用以帮助避免冲突。 如另一方面，一个DRAM可以被授予高于其他DRAM的优先级，从而来自优先DRAM的通信在来 自其他DRAM的通信之前被提供给AP 112。
[0048]虽然各种命令都能够被用来在所提议的反向通道上实现警报和CRC，但是以下的 表1给出了这些命令的示例性列表。在示例性方面，命令是九(9)比特串行数据流，但是可以 使用多个串行流。应当领会，命令的任何数据'字'可以花费小于五(5)纳秒(ns)，并且将由 此小于完成的突发时间。应当领会，表1中所列出的警报的类型仅被提供作为示例。AP和 DRAM之间其他类型的警报和命令可以被用在反向通道上，诸如关于以下事项的警报:DRAM 温度、DRAM定时漂移、DRAM PLL时钟状态以及DRAM校准状态（即，指示DRAM内的状态改变的 警报已针对这些DRAM操作的类别发生）。
[0051 ] 表1:反向通道的命令
[0052]进一步注意，通过允许其他警报信息通过反向通道线来传递，不仅是警报的特性， 而且具有生成该警报的状况的DRAM也可以被提供给AP。使用该信息，AP可以服务DRAM以解 决生成该警报的状况。这一服务可在接收到该警报时发生，这相对于现有安排(其要求AP轮 询每个DRAM以确定哪个DRAM生成该警报以及生成该警报的状况的特性)减少了等待时间。 [0053]以上讨论集中在重用CKE线。然而，其他方法可以被用来在现有的唯前向线之间共 享反向通道。例如，去往排A或排B或其他线的CS线也可以被用来从DRAM向AP传送信息。然 而，CS线的带宽可能在多个命令期间被重度使用，所以在CS线上寻找空闲带宽比在CKE线上 寻找要更为低效尽管如此，CS线可以结合CKE线来使用以传达附加信息或者单独地传达有 限信息。进一步注意，警报的特性可以规定其是否在反向通道线上发送，特别是在线被重用 和/或AP和DRAM之间的活动可以使得反向通道电路系统被动态地启用或禁用的情况下。例 如，当发生突发读取操作时，反向通道线可以被动态地禁用。一旦突发读取操作结束，反向 通道线就可以被启用，并且任何待决或排队的警报可以被传送给AP。
[0054]此外，虽然以上讨论集中在TDM解决方案，但是可以使用其他方法，诸如频分、多驱 动级或者上拉和下拉的组合可以被用于对反向通道进行分压并且在现有线上传送信息。例 如，若CKE引脚尝试从AP驱动为低，但是本地AP接收机感测到线将不会变为电压输出低 (V0L)电平，则它可以假设各DRAM中的一者被拉到线上并且尝试做出对CRC或刷新的请求。 [0055]根据本文中所公开的DRAM反向通道通信系统和方法可在任何基于处理器的设备 中提供或被集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导 航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便 携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无 线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视 频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。
[0056] 就这一点而言，图6解说了可采用如图2-5中所解说的DRAM反向通道通信系统和方 法的基于处理器的系统150的示例。在这一示例中，基于处理器的系统150包括一个或多个 中央处理单元（CHJ) 152,其各自包括一个或多个处理器154。（诸）CPU 152可具有耦合至 (诸）处理器154以用于对临时存储的数据进行快速访问的高速缓存存储器156。（诸）CHJ 152被耦合到系统总线158,且可将基于处理器的系统150中所包括的诸设备互耦。如众所周 知的，（诸)CPU 152通过在系统总线158上交换地址、控制、和数据信息来与这些其他设备通 {目。
[0057] 其它设备可被连接到系统总线158。如图6中所解说的，作为示例，这些设备可包括 存储器系统160、一个或多个输入设备162、一个或多个输出设备164、一个或多个网络接口 设备166、以及一个或多个显示器控制器168。（诸)输入设备162可包括任何类型的输入设 备，包括但不限于输入键、开关、语音处理器等。（诸)输出设备164可包括任何类型的输出设 备，包括但不限于音频、视频、其他视觉指示器等。（诸）网络接口设备166可以是被配置成允 许往来于网络170的数据交换的任何设备。网络170可以是任何类型的网络，包括但不限于： 有线或无线网络、私有或公共网络、局域网(LAN)、广域网(WAN)、无线局域网(WLAN)、蓝牙? 和因特网。（诸)网络接口设备166可被配置成支持所期望的任何类型的通信协议。
[0058](诸)CPU 152还可被配置成通过系统总线158访问（诸)显示器控制器168以控制发 送给一个或多个显示器172的信息。（诸）显示器控制器168经由一个或多个视频处理器174 向（诸）显示器172发送要显示的信息，视频处理器174将要显示的信息处理成适于(诸)显示 器172的格式。（诸）显示器172可包括任何类型的显示器，包括但不限于：阴极射线管(CRT)、 液晶显示器(IXD)、发光二极管(LED)显示器、等离子显示器等。
[0059] 本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑 块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由 处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可用在 任何电路、硬件组件、1C、或1C芯片中。本文所公开的存储器可以是任何类型和大小的存储 器，且可被配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，以上已经以其 功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性如何被实 现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种 特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发 明的范围。
[0060] 结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成 执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编 程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任 何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处 理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处 理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置）。
[0061] 本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如 随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM (EPROM)、电可擦可编程ROM (EEPR0M)、寄存器、硬盘、可移动盘、⑶-ROM、或本领域中所知的任何其它形式的计算机可读 介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信 息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。 ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、 基站或服务器中。
[0062]还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描 述的。所描述的操作可按除了所解说的顺序以外的众多不同顺序来执行。而且，在单个操作 步骤中描述的操作实际上可在多个不同步骤中执行。另外，在示例性方面中讨论的一个或 多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作 步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术中的任何一 种来表示信息和信号。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、 位(比特）、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组 合来表不。
[0063]提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公 开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义 的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在 被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一 致的最广义的范围。
【主权项】
1. 一种存储器系统，包括： 包括应用处理器(AP)引脚的AP; 包括引脚的至少一个动态随机存取存储器(DRAM);以及 将所述AP引脚耦合到所述引脚的反向通道线； 其中，所述AP配置成接收以下至少一者:通过所述反向通道线来自所述至少一个DRAM 的纠错信息和刷新警报信息。2. 如权利要求1所述的存储器系统，其特征在于，所述至少一个DRAM包括配置成绑定到 高电压或低电压中的一者的外部焊球。3. 如权利要求2所述的存储器系统，其特征在于，所述至少一个DRAM进一步包括计数 器，并且所述至少一个DRAM配置成当所述计数器处于计数的前一半时跨所述反向通道线进 行传送。4. 如权利要求3所述的存储器系统，其特征在于，进一步包括第二DRAM，所述第二DRAM 包括： 耦合到所述反向通道线的第二引脚； 配置成绑定到与所述至少一个DRAM不同的所述高电压或所述低电压中的另一者的第 二外部焊球;以及 第二计数器，其中所述第二DRAM配置成当所述第二计数器处于所述计数的后一半时跨 所述反向通道线进行传送。5. 如权利要求4所述的存储器系统，其特征在于，所述AP进一步包括寄存器，所述寄存 器配置成标识所述至少一个DRAM或者所述第二DRAM中的哪一个在所述计数的哪一半中进 行传送。6. 如权利要求1所述的存储器系统，其特征在于，进一步包括： 耦合到所述反向通道线的第二DRAM; 通过第二AP引脚耦合到所述AP的第二反向通道线； 耦合到所述第二反向通道线的第三DRAM;以及 耦合到所述第二反向通道线的第四DRAM;7. 如权利要求6所述的存储器系统，其特征在于，进一步包括将所述至少一个DRAM耦合 到所述第二DRAM的第一通信线，以及将所述第三DRAM耦合到所述第四DRAM的第二通信线， 其中所述第一通信线配置成在所述至少一个DRAM和所述第二DRAM之间传达仲裁信号。8. 如权利要求1所述的存储器系统，其特征在于，所述反向通道线配置成容适从所述至 少一个DRAM去往所述AP的时分复用信号。9. 一种存储器系统，包括： 应用处理器(AP); 至少一个动态随机存取存储器(DRAM);以及 将所述AP耦合到所述至少一个DRAM的时钟使能(CKE)线； 其中，所述AP配置成接收以下至少一者:通过所述CKE线来自所述至少一个DRAM的纠错 信息和刷新警报信息。10. 如权利要求9所述的存储器系统，其特征在于，所述至少一个DRAM包括配置成绑定 到高电压或低电压中的一者的外部焊球。11. 如权利要求10所述的存储器系统，其特征在于，所述至少一个DRAM进一步包括计数 器，并且所述至少一个DRAM配置成当所述计数器处于计数的前一半时跨所述CKE线进行传 送。12. 如权利要求11所述的存储器系统，其特征在于，进一步包括耦合到所述CKE线的第 二DRAM，所述第二DRAM包括： 配置成绑定到与所述至少一个DRAM不同的所述高电压或所述低电压中的另一者的第 二外部焊球;以及 第二计数器，其中所述第二DRAM配置成当所述第二计数器处于所述计数的后一半时跨 所述CKE线进行传送。13. 如权利要求12所述的存储器系统，其特征在于，所述AP进一步包括寄存器，所述寄 存器配置成标识所述至少一个DRAM或者所述第二DRAM中的哪一个在所述计数的哪一半中 进行传送。14. 如权利要求9所述的存储器系统，其特征在于，进一步包括： 耦合到所述CKE线的第二DRAM; 第二CKE线； 耦合到所述第二CKE线的第三DRAM;以及 耦合到所述第二CKE线的第四DRAM。15. 如权利要求14所述的存储器系统，其特征在于，进一步包括将所述至少一个DRAM耦 合到所述第二DRAM的第一通信线，以及将所述第三DRAM耦合到所述第四DRAM的第二通信 线，其中所述第一通信线配置成在所述至少一个DRAM和所述第二DRAM之间传达仲裁信号。16. 如权利要求9所述的存储器系统，其特征在于，所述CKE线配置成容适从所述至少一 个DRAM去往所述AP的时分复用信号。17. -种存储器系统，包括： 应用处理器(AP); 至少一个动态随机存取存储器(DRAM);以及 将所述AP耦合到所述至少一个DRAM的芯片选择(CS)线； 其中，所述AP配置成接收以下至少一者:通过所述CS线来自所述DRAM的纠错信息和刷 新警报信息。18. 如权利要求17所述的存储器系统，其特征在于，所述至少一个DRAM包括配置成绑定 到高电压或低电压中的一者的外部焊球。19. 如权利要求18所述的存储器系统，其特征在于，所述至少一个DRAM进一步包括计数 器，并且所述至少一个DRAM配置成当所述计数器处于计数的前一半时跨所述CS线进行传 送。20. 如权利要求19所述的存储器系统，其特征在于，进一步包括耦合到所述CS线的第二 DRAM，所述第二DRAM包括： 配置成绑定到与所述至少一个DRAM不同的所述高电压或所述低电压中的另一者的第 二外部焊球;以及 第二计数器，其特征在于，所述第二DRAM配置成当所述第二计数器处于所述计数的后 一半时跨所述CS线进行传送。21. 如权利要求20所述的存储器系统，其特征在于，所述AP进一步包括寄存器，所述寄 存器配置成标识所述至少一个DRAM或者所述第二DRAM中的哪一个在所述计数的哪一半中 进行传送。22. 如权利要求17所述的存储器系统，其特征在于，进一步包括： 耦合到所述CS线的第二DRAM; 第二CS线； 耦合到所述第二CS线的第三DRAM;以及 耦合到所述第二CS线的第四DRAM。23. 如权利要求22所述的存储器系统，其特征在于，进一步包括将所述至少一个DRAM耦 合到所述第二DRAM的第一通信线，以及将所述第三DRAM耦合到所述第四DRAM的第二通信 线，其中所述第一通信线配置成在所述至少一个DRAM和所述第二DRAM之间传达仲裁信号。24. 如权利要求17所述的存储器系统，其特征在于，所述CS线配置成容适从所述至少一 个DRAM去往所述AP的时分复用信号。25. -种用于从动态随机存取存储器(DRAM)向应用处理器(AP)提供信息的方法，所述 方法包括： 提供包括AP引脚的AP; 提供包括引脚的至少一个DRAM; 提供将所述AP引脚耦合到所述引脚的反向通道线；以及 在所述AP处接收以下至少一者:通过所述反向通道线来自所述至少一个DRAM的纠错信 息和刷新警报信息。26. 如权利要求25所述的方法，其特征在于，进一步包括将所述反向通道线耦合到多个 DRAM027. 如权利要求26所述的方法，其特征在于，进一步包括在所述多个DRAM之间进行仲 裁，以允许从所述多个DRAM去往所述AP的通信。28. 如权利要求26所述的方法，其特征在于，进一步包括通过所述反向通道线从所述多 个DRAM接收其他警报信息。29. 如权利要求28所述的方法，其特征在于，进一步包括服务所述多个DRAM以解决引起 所述警报信息的生成的状况。30. 如权利要求25所述的方法，其特征在于，进一步包括在突发读取操作期间动态地禁 用所述反向通道线。31. 如权利要求30所述的方法，其特征在于，进一步包括在完成所述突发读取操作之后 启用所述反向通道线。32. 如权利要求26所述的方法，其特征在于，进一步包括向所述多个DRAM指派相对优先 级。33. -种用于从动态随机存取存储器(DRAM)向应用处理器(AP)提供信息的方法，所述 方法包括： 提供AP; 提供至少一个DRAM; 提供将所述AP耦合到所述至少一个DRAM的时钟使能(CKE)线；以及 在所述AP处接收以下至少一者：通过所述CKE线来自所述至少一个DRAM的纠错信息和 刷新警报信息。34. 如权利要求33所述的方法，其特征在于，提供所述CKE线包括通过所述CKE线将所述 AP耦合到多个DRAM。35. 如权利要求34所述的方法，其特征在于，进一步包括在所述多个DRAM之间进行仲 裁，以允许从所述多个DRAM去往所述AP的通信。36. 如权利要求34所述的方法，其特征在于，进一步包括通过所述CKE线从所述多个 DRAM接收其他警报信息。37. 如权利要求36所述的方法，其特征在于，进一步包括服务所述多个DRAM以解决引起 所述警报信息的生成的状况。38. 如权利要求33所述的方法，其特征在于，进一步包括，在突发读取操作期间动态地 禁用所述CKE线。39. 如权利要求38所述的方法，其特征在于，进一步包括在完成所述突发读取操作之后 启用所述CKE线。40. 如权利要求34所述的方法，其特征在于，进一步包括向所述多个DRAM指派相对优先 级。41. 一种用于从动态随机存取存储器(DRAM)向应用处理器(AP)提供信息的方法，所述 方法包括： 提供AP; 提供至少一个DRAM; 提供将所述AP耦合到所述至少一个DRAM的芯片选择(CS)线；以及 在所述AP处接收以下至少一者:通过所述CS线来自所述至少一个DRAM的纠错信息和刷 新警报信息。42. 如权利要求41所述的方法，其特征在于，提供所述CS线包括通过所述CS线将所述AP 耦合到多个DRAM。43. 如权利要求42所述的方法，其特征在于，进一步包括在所述多个DRAM之间进行仲 裁，以允许从所述多个DRAM去往所述AP的通信。44. 如权利要求42所述的方法，其特征在于，进一步包括通过所述CS线从所述多个DRAM 接收其他警报信息。45. 如权利要求44所述的方法，其特征在于，进一步包括服务所述多个DRAM以解决引起 所述警报信息的生成的状况。46. 如权利要求41所述的方法，其特征在于，进一步包括在突发读取操作期间动态地禁 用所述CS线。47. 如权利要求46所述的方法，其特征在于，进一步包括在完成所述突发读取操作之后 启用所述CS线。48. 如权利要求42所述的方法，其特征在于，进一步包括向所述多个DRAM指派相对优先 级。
【文档编号】G06F11/10GK105917312SQ201580004085
【公开日】2016年8月31日
【申请日】2015年1月8日
【发明人】D·I·韦斯特, M·J·布鲁诺利, D·T·全, V·斯里尼瓦斯
【申请人】高通股份有限公司