具有低k互连的逻辑装置的整合式磁性随机存取记忆体的制作方法

具有低k互连的逻辑装置的整合式磁性随机存取记忆体的制作方法
【专利摘要】本发明涉及具有低k互连的逻辑装置的整合式磁性随机存取记忆体。具体揭示一种装置及形成装置的方法。该方法包括设置一基板与一在该基板的第一、第二及第三区域上的第一上介电层。该第一上介电层在该第一及第二区域中包含一具有多个金属线路的第一上互连层。MRAM记忆胞包含一夹在顶端及底端电极之间的MTJ组件并形成在第二区域中。底端电极直接接触至第二区域的第一上互连层中的金属线路。介电层包含一在第一区域中具有双镶崁互连且在第二区域中具有镶崁互连的第二上互连层，并设置于第一上互连层上。第一区域中的双镶崁互连耦接至第一区域中的金属线路，而第二区域中的镶崁互连耦接至MTJ组件。
【专利说明】具有低k互连的還辑装置的整合式磁性随机存取巧忆体
[0001] 相关申请案参考文件
[0002] 本申请案主张基于2015年3月12日所提出的美国专利临时申请案第62/132,463号 及于2016年3月8日所提出的美国专利申请案第15/063,544号的优先权，并在此基于所有目 的将其全部并入本文中W供参考。
技术领域
[0003] 本发明设及整合式磁性随机存取记忆体。
【背景技术】
[0004] 磁性随机存取记忆体(magnetic random access memory,MRAM)为一种非挥发式 的随机存取记忆体，在近年来逐渐受到普遍采用W取代动态随机存取记忆体（dynamic random access memory,DRAM)、静态随机存取记忆体（static random access memory, SRAM)、W及快闪记忆体（flash) eMRAM例如包含磁穿隧接面(magnetic 1:unnel化nction, MTJ)组件，从而可藉由磁的极化作用W储存资料。MRAM装置例如包含具有多个磁性层的MTJ 堆找层。运些MTJ堆找层通常是连接至阶间介电层（interlevel dielectric，ILD)中的互连 (interconnect)。然而，MTJ堆找层具有不透光的性质。因此，当多个MTJ堆找层在使用光刻 与蚀刻技术W进行图案化时，图案化的MTJ堆找层可能会由于MTJ堆找的不透光金属层的缘 故而无法对齐至下方的互连结构，因而导致其无法禪接至下方的互连结构。此情况即可能 导致MRAM装置无法运作。此外，MRAM记忆胞(cell)通常在记忆体装置的制程中会整合其它 各式各样的逻辑闽及电子组件，例如电阻、电容、金属线等等。有鉴于此，需要MRAM记忆胞的 制程可高度相容至逻辑电路制程，并且需求一种方法可使用更少数量的掩模(mask),即可 在单一忍片或IC上将MRAM组件整合至具有低k(low-k)互连的逻辑装置，从而可提供一种妥 善、简化及具有成本效益的制程。

【发明内容】

[0005] 本案所掲露的实施例基本上是有关于半导体装置及形成半导体装置的方法。一方 面，掲露一种形成装置的方法，该方法包括设置一定义有至少第一、第二及第=区域的基 板;于该基板的第一、第二及第=区域上设置一第一上介电层，该第一上介电层在该第一及 第二区域中包含一具有多个金属线路的第一上互连层;在该第二区域中形成一磁性随机存 取(MRAM)记忆胞，该MRAM记忆胞包含一夹在该第一上介电层上的顶端及底端电极之间的磁 穿隧接面(MTJ)组件，该底端电极直接接触至该第二区域的该第一上互连层中的该金属线 路;设置一介电层在该第一、第二及第=区域上并覆盖该第一上介电层，该介电层包含一第 二上互连层，其在该第一区域具有一双镶扶互连，且在该第二区域具有一镶扶互连，该第一 区域中的该双镶扶互连形成于且禪接至该第一区域中的该金属线路，而该第二区域中的该 镶扶互连禪接至该MTJ组件。
[0006] 另一方面，掲露一种装置。该装置包含一基板，其定义有至少第一、第二及第=区 域;一第一上介电层，其设置于该基板的该第一、第二及第=区域上，该第一上介电层在该 第一及第二区域中包含一具有多个金属线路的第一上互连层;一磁性随机存取(MRAM)记忆 胞，其设置于该第二区域中，该MRAM记忆胞包含一夹在该第一上介电层上的顶端及底端电 极之间的磁穿隧接面(MTJ)组件，该底端电极直接接触至该第二区域的该第一上互连层中 的该金属线路;一介电层，其设置在该第一、第二及第=区域上并覆盖该第一上介电层，该 介电层包含一第二上互连层，其在该第一区域具有一双镶扶互连，且在该第二区域具有一 镶扶互连，该第一区域中的该双镶扶互连设置于且禪接至该第一区域中的该金属线路，而 该第二区域中的该镶扶互连禪接至该MTJ组件。
[0007] 本说明书所掲露的实施例的优点及技术特点可参考W下的说明及所附图式得到 充分的了解。另外，此处需了解的是，本说明书所说明的各个实施例的技术特点并非是互斥 的，而是可存在于各种不同的组合及排列。
【附图说明】
[0008] 于图式中，相同的标号在不同的视图中基本上是代表相同的构件。又，图式并不一 定是按实际尺寸的比例绘制，而是主要用来图解说明本案所掲露的发明的技术原理。在W 下的说明中，本案所掲露的发明的各个实施例的说明参照W下的图式：
[0009] 图1为一简化的示意图，用W显示一个示例的光刻系统的一部分；
[0010] 图2为一简化的平面示意图，用W显示一个具体实施例的半导体晶圆的一部分；
[0011] 图3为一简化的平面示意图，用W显示晶圆曝光用的一个具体实施例的十字式掩 模的一部分；
[0012] 图4a为一剖面示意图，用W显示一个具体实施例的装置的逻辑和记忆体区域；而 图4b为一放大的剖面示意图，用W显示该装置的逻辑和记忆体区域部分W及割线区域；
[0013] 图5a为一剖面示意图，用W显示另一个具体实施例的装置的逻辑和记忆体区域； 而图5b为一放大的剖面示意图，用W显示该装置中的逻辑和记忆体区域部分W及割线区 域；
[0014] 图6a-图6m为剖面示意图，用W显示一个具体实施例中用W形成装置的制程；
[0015] 图7a-图7d为剖面示意图，用W显示另一个具体实施例中用W形成装置的制程；W 及
[0016] 图8a-图8b为剖面示意图，用W显示再另一个具体实施例中用W形成装置的制程。
【具体实施方式】
[0017] 本案所掲露的实施例基本上是有关于在集成电路（IC)中使用更少数量的掩模W 将记忆体装置整合至逻辑装置的制程技术。此记忆体装置可例如为一种自旋转移矩磁性随 机存取记忆体（spin transfer torque ma邑netic random access memory,STT-MRAM)装 置，且此记忆体装置具有磁穿隧接面(MTJ)组件的记忆体记忆胞(memory cell)。但也可适 用于其它适当种类的记忆体装置。此种记忆体装置连同逻辑组件基本上是使用任何适当的 技术等级（包含但不限于2加 m的制程技术等级），且其中的后段导线（back-end-of-line， BEOL)制程是使用低k介电层（low-k dielectric layer)。低k介电层可降低寄生电容，因而 可提供更快的切换速度及更好的散热效果，并且适当使用在尺寸更小的装置。此记忆体装 置连同逻辑组件可整合至单独的记忆体装置，包含但不限于USB或其它型式的可携式存储 单元，或是微控制器或系统单忍片（system on chip,SoC)等类型的集成电路，但并不限于 W上例举的项目。此些装置或IC可例如为整合于或使用在消费性电子产品或有关其它型式 的装置。
[0018] 图IW简化方式显示一个示例的光刻系统101的一部分，用于图案化晶圆W形成例 如各种电路组件等特征。此光刻系统101例如包含曝光、光束成形、W及发光子系统(未显示 于图式）。曝光子系统例如包括一个曝光用的光源，可用W产生电磁幅射(electromagnetic radiation,EMR)。于一个实施例中，此EMR电磁幅射是用于极紫外线（extreme ultra- Violet，EUV)的光刻。此EMR电磁幅射通过光束成形子系统，且此子系统包括一准直器 (CO 11 imator)和一单色仪(monoc虹omator)，从而产生一个EMR电磁幅射光束，例如EMR操作 光束化MR operating beam)。此EMR操作光束通过发光子系统（illumination sub? system),此发光子系统例如包括反光镜及 / 或透镜。此发光子系统可将 EMR 操作光束 102 导 引至一个具有预定的图案(如掩模图案)的掩模或十字式掩模(reticle)104。
[0019] 于一个实施例中，十字式掩模为透光式掩模，例如十字式掩模可让EMR操作光束从 其中通过，而通过的EMR操作光束106即具有一个由该十字式掩模的图案所定义的图案化光 束。但其也可使用其它型式的十字式掩模，例如反射式的十字式掩模。此种反射式的十字式 掩模例如可将EMR操作光束反射W产生一个反射的图案化光束。
[0020] 此图案化光束被投影至晶圆111上。于一个实施例中，此晶圆是置放于一个移动平 台（translation stage)117上。于一个实施例中，此图案化光束藉由一个投影子系统109 投影至此晶圆上。此投影子系统可包括反射镜及/或透镜，用W将该图案化光束投影至该晶 圆的一个部分上。此晶圆包括一光阻层115,且此光阻层115被该图案化光束曝光。例如，该 图案化光束的影像被成像至光阻层上。此图案化光束因而将该晶圆的一部分曝光而形成该 十字式掩模所定义的影像。曝光部分对应至一个装置区域，也就是用W形成一个装置的区 域。在此部分曝光之后，平台即移动W对晶圆的下一个部分进行曝光程序。曝光程序重复进 行，直到整个的晶圆都完成曝光为止。晶圆的处理也可使用其它种类的光刻或转印系统。
[0021] 于晶圆完成曝光程序之后，光阻作用即将十字式掩模所定义的图案转移至光阻 层。此光阻层的下方可设置一个抗反射的涂布层(anti-ref Iecti ve coating ,ARC)，藉此增 加光刻程序的分辨率。图案化的光阻层可作为一个蚀刻掩模(etch mask)。此蚀刻掩模可例 如应用于非等向性蚀刻程序（anisotropic etch)，例如反应式离子蚀刻程序(reactive ion etch,RIE)，W图案化晶圆。视制程的阶段而定，蚀刻程序可用W蚀刻一个裸(bare)晶 圆、晶圆上的某一个层、或晶圆上的多个层。
[0022] 晶圆的处理完成之后，晶圆即沿割线道（scribe lane)或切割通道（dicing Channe 1)切割成个别的忍片(die)。此些忍片可通过处理W设置封装凸块(package bump)。 举例来说，在切割晶圆之前，可先进行晶圆级的封装程序。忍片可进行封装，并且安装至外 部的组件，例如封装基板或电路板。
[0023] 图2为一简化的平面示意图，用W显示一个具体实施例的半导体晶圆111的一部 分。此半导体晶圆例如可为一个娃晶圆，但也可使用其它种类的晶圆。此晶圆例如为P型或N 型渗杂的晶圆。
[0024] 此晶圆包括一个表面211，其上形成有多个装置400/500。此多个装置可平行形成 于晶圆上。此些装置例如是W列（row)及行（column)方式分别沿第一方向（X)和第二方向 (y)来配置。如图所示，每一个装置包含一主装置区域now及一个框格或周边区域110c。主 装置区域包含忍片的功能特征及互连，而周边区域则是环绕该主装置区域。周边区域例如 作为晶圆上的割线道或切割通道111c，藉此分割出相邻的装置。将晶圆沿此些割线道或切 割通道进行切割，即可将运些个别的装置分割出来。
[0025]图3显示用W对晶圆111进行曝光程序的一个具体实施例的十字式掩模104的一部 分。如图所示，此十字式掩模包含多个主区域310。此主区域例如可称为装置区域。每一个装 置区域包含一个图案，其例如对应至该装置中预备要形成的图案。此十字式掩模用W在晶 圆上的主装置区域中建构各个装置的图案。装置区域则被一框格区域310c所包围。此框格 区域例如是对应至晶圆上的周边区域或割线道。此框格区域围绕晶圆上的各个装置。此十 字式掩模是用W对装置上的各个层建立所需的图案。于此忍片制程中，也可使用多个十字 式掩模。
[00%]图4a为一剖面示意图，其显示一个具体实施例的装置400的第一区域110曰、第二 区域IWbW及第S区域110c。图4b为一放大的剖面示意图，其显示该装置400的第一、第二 W及第S区域的上方的阶间介电层（ILD层）。第一区域IlOa可称为逻辑区域，第二区域11化 可称为记忆体区域，而第=区域IlOc则可称为割线道/区域或切割通道。此剖面图例如是沿 着装置的一条位线(bitline)的方向（如X轴方向）。如图所示，此装置400包含一记忆体记忆 胞，且该记忆体记忆胞具有一记忆胞选择器单元bell selector unit)或晶体管W及一或 多个逻辑晶体管。该记忆体记忆胞例如可为一 NVM记忆体记忆胞。于一个实施例中，该记忆 体记忆胞为一磁阻式NVM记忆胞，例如STT-MRAM记忆胞。
[0027] 记忆体记忆胞的记忆胞选择器单元及逻辑组件的逻辑晶体管设置于一个基板105 上。例如，逻辑晶体管116设置在第一(或逻辑）区域IlOa中，而记忆胞选择器单元118则是设 置在同一基板的第二(或记忆体）区域IlOb中。第二区域11化为一记忆体记忆胞区域，且其 可为一个阵列区域的一部分。举例来说，该阵列区域可包含多个记忆胞区域。基板也可包含 其它型式的装置区域(未显示于图式）。
[0028] 基板例如为一半导体基板，例如娃基板。例如，基板可为一轻度渗杂的P型基板。但 也可使用未渗杂或其它渗杂种类的基板，例如娃错(SiGe)、错(Ge)、神化嫁(GaAs)、或任何 其它适当的半导体材料。于某些实施例中，基板可为一种绝缘体上结晶（C ^stalline-On- insulator ,COI)基板。COI基板包含一表面结晶层，且此表面结晶层藉由一绝缘层W与主体 结晶部(bulk crystal line)分隔开来。此绝缘层例如可利用一介电绝缘材料来形成。此绝 缘层的材质例如为二氧化娃，藉此提供一埋设的氧化(buried oxide,BOX)层。但也可使用 其它种类的介电绝缘材料。COI基板例如为一绝缘体覆娃(silicon-on-insulator ,SOI)基 板。例如，表面和主体结晶层(bu化crys1:alline layer)都为单晶娃(single crys1:alline silicon)。但也可使用其它种类的COI基板。此处可了解是，基板的表面及主体层（bulk layers)并不需要使用相同的材料来制成。
[00巧]基板用前段导线（front-end-of-line，阳化）制程进行处理。此阳化制程例如是用 W在基板上的逻辑区域110a、记忆体区域11化、W及其它区域上形成N型及P型装置或晶体 管。此些N型及P型装置构成互补式MOS(CMOS)装置。此FE化制程例如包含形成隔离区域、各 式的装置及隔离井区（isolation wells)、晶体管的栅极及晶体管的源极/漏极(S/D)区域、 W及用W作为基板或井区分接部(well taps)的接触点或扩散区域。此FE化制程也可用W 形成其它种类的组件。
[0030] 如图所示，FEOL制程形成至少一个逻辑区域IlOa和一个记忆体记忆胞区域11化， 并藉由隔离区域108,例如浅沟槽隔离（shallow trench isolation,STI)区域，来作隔离。 记忆体记忆胞区域用W形成一个记忆体记忆胞。隔离区域可用W隔离每一行kolumn)的记 忆体记忆胞，但隔离区域也可使用其它的组态。第一区域IlOa包含一逻辑装置井区（未显示 于图式），而第二区域11化则包含一记忆胞装置井区。此记忆胞装置井区例如是用W设置记 忆体记忆胞的记忆胞选择器单元118,而逻辑装置井区则例如是用于逻辑晶体管的主体井 区（body well)。此些装置井区如为第一极型的晶体管，则可渗杂第二极型的渗杂剂。此些 装置井区可为轻度或中度渗杂第二极型的渗杂剂。于某些情况下，装置井区可利用一个装 置隔离井区（未显示于图式）W将其包围。此隔离井区所具有的渗杂剂的极性是相反于装置 区域所用的渗杂剂的极性。例如，隔离井区可包含第一极型的渗杂剂。此隔离井区是用W将 装置井区与基板隔离。此些井区可使用井区偏压来提供偏压(bias)。
[0031] 如图所示，第一区域包含一逻辑晶体管116,而第二区域则包含一记忆胞选择器单 元118。此记忆胞选择器单元包含一选择器，用W选择记忆体记忆胞。此选择器例如为一选 择晶体管。于一个实施例中，此选择器及逻辑晶体管为金氧半(MOS)晶体管。因此，m)L制程 用W在第一区域形成逻辑晶体管，并在第二区域形成记忆胞选择器晶体管。如图所示，此些 晶体管包含第一和第二源极/漏极(S/D)区域114形成于基板中，W及一栅极112设置于基板 上的源极/汲极(S/D)区域之间。此些源极/汲极(S/D)区域例如为重度渗杂第一极性渗杂剂 的区域，藉此定义第一型晶体管。例如，假如是N型晶体管，则此源极/汲极(S/D)区域即为N 型的重度渗杂区域。但也可使用其它种类的晶体管或选择器。栅极则包含一栅极电极设置 于一栅极介电层的上方。此栅极电极的材质可为多晶娃，而栅极介电层的材质则可为二氧 化娃。但此栅极电极和栅极介电层也可使用其它种类的材料。每一个栅极例如可为沿字线 (或y轴)方向延伸的导电体。此栅极导电体可对一列(row)的记忆胞形成一个共栅极。
[0032] 每一个源极/汲极(S/D)区域114可包含LDD和环晕化alo)区域(未显示于图式）。晶 体管的栅极侧壁上可设置介电分隔结构（未显示于图式），藉此便于形成晶体管的环晕、 LDD、W及晶体管的源极/汲极(S/D)区域。此处可了解是，并非所有的晶体管都包含LDD及/ 或环晕区域。
[0033] 在第一区域上形成逻辑晶体管和在第二区域上形成记忆胞选择器单元、W及在其 它的装置区域上形成其它的晶体管（未显示于图式）后，接着进行后段导线(BEOL)制程。此 肥化制程包括在阶间介电层中形成互连。此些互连用W连接IC的各个组件，藉W执行所需 的功能。每一层的ILD阶间介电层包含一金属层122和一接触层124。基本上，金属层包含导 电体和金属线路，而接触层则包含通孔接触点（via contacts)。此些导电体及接触点可用 金属来制成，例如铜、铜合金、侣、鹤、或其组合。但也可使用其它种类的金属、合金、或导电 材料。于某些情况中，此些导电体及接触点可使用相同的材料来制成。例如，在上方的金属 层中，此些导电体及接触点的形成可使用双镶扶制程(dual damascene processes)。使用 此种制程即可让导电体及接触点使用相同的材料来制成。于某些情况中，导电体及接触点 可能需要用使用不同的材料来制成。举例来说，假如导电体及接触点的形成是使用单镶扶 制程(single damascene processes),则导电体及接触点的材质即可能有所不同。但也可 使用其它种类的技术，例如反应式离子蚀刻程序(reactive ion etch,RIE)来形成金属线。
[0034] 每一个装置可包含多个层或阶的ILD阶间介电层，例如为设置X个ILD层。如图所 示，此处所式的装置包含6个ILD阶间介电层（x = 6)。但也可使用其它数量的ILD阶间介电 层。ILD阶间介电层的数量例如是决定于设计需求或所使用的逻辑制程。ILD阶间介电层中 的每一个金属层可表示为Ml,其中i为1至X的整数，用W表示X个ILD阶间介电层中的第i个 ILD层。ILD阶间介电层中的接触层则可表示为Vi-I,其中i表示X个ILD阶间介电层中的第i 个。
[0035] BE化制程例如先在FE化制程所形成的晶体管及其它组件的上方形成一介电层。此 介电层的材质例如为二氧化娃。例如，此介电层为使用化学气相沉积法（chemical vapor deposition，CVD)所形成的二氧化娃层。此介电层是用W作为邸化制程的一个前金属介电 层（premetal dielectric layer)或第一接触层。此介电层可称为BEOL制程的CA阶 (level)。此CA阶介电层内形成有接触点。此些接触点的形成可使用单镶扶制程。介电层利 用掩模与蚀刻技术形成有通孔开口（via opening)。例如，介电层的上方形成有一用W定义 图案的光阻掩模，其中的开口对应至通孔。通孔的形成则是使用非等向性蚀刻技术，例如 RIE，藉此曝露出下方的接触区域，例如源极/汲极(S/D)区域及栅极。基板的上方则利用沉 积来形成一导电层，其材质例如为鹤，用W填满该些开口。此导电层的形成可使用瓣锻技术 (sputtering),但也可使用其它种类的技术。CA阶中的多余的导电材料则是使用平坦化程 序（planarization process),例如化学机械研磨技术山]1日111；[。日1 mechanical polishing, CMP)，来将其移除，而剩余部分则用W在CA阶中作为接触插头(con化Ct plug)。
[0036] 于CA阶中形成接触点之后，BEOL制程接着在基板上方形成介电层，用W覆盖CA阶 的介电层。此介电层例如是用W作为第一ILD阶间介电层上的第一金属层Ml。第一ILD阶间 介电层例如W低k介电材料形成，其中k的值是大约2.7或更小。较佳地，第一 ILD阶间介电层 是超低k介电层，如SiCOH,其中k的值是大约2.1，但也可使用其它种类的低k介电材料。此介 电层的形成可使用化学气相沉积法(CVD)，但也可使用其它适当的制程技术来形成此第一 ILD阶间介电层。
[0037] Ml阶介电层中形成有导电线路125。此些导电线路的形成可使用镶扶技术。例如， 介电层例如可使用掩模与蚀刻技术来蚀刻出沟道或开口。基板上则形成一导电层W填满运 些开口，例如铜或铜合金可填满运些开口。此导电材料的形成可例如使用电锻，例如电解电 锻(electro plating)或无电解电锻(electroless plating)，但也可使用其它种类的导电 层或制程技术。多余的导电材料可例如使用化学机械技术(CMP)来将其移除，并且让导电线 路及Ml阶介电层具有平坦的表面。第一金属层Ml和CA可称为一底端的ILD阶间介电层。
[0038] 接下来的制程为形成额外或上方的ILD阶间介电层或阶。此些额外的ILD阶间介 电层可包括第2阶至第X阶的ILD阶间介电层。举例来说，假如x = 6(即6个阶），则上方的ILD 阶间介电层包括第2阶至第6阶的ILD阶间介电层，即M2至M6。但也可将其它的ILD阶间介电 层指定为所谓的上方的ILD阶间介电层。ILD阶间介电层的数量例如决定于设计需求或所使 用的逻辑制程。于一个实施例中，此些ILD阶间介电层的材料可为低k介电材料，其中k的值 为大约2.7或更小。但也可使用其它种类的低k介电材料。较佳地，第2阶至第5阶的ILD阶间 介电层包含超低k介电层，如SiCOH,其中k的值是大约2.1;而第6阶的ILD阶间介电层包含低 k介电层，如SiCOH,其中k的值是大约2.7,但也可使用其它种类的低k介电材料。此些ILD阶 间介电层的形成例如可使用化学气相沉积法(CVD)，但此些ILD阶间介电层的形成也可使用 其它种类的制程技术。
[0039] 额外的ILD阶间介电层上的导电线路及接触点的形成可使用双镶扶技术，藉此形 成通孔及沟道，从而建构出双镶扶结构。此双镶扶结构的形成可例如使用通孔优先（Via- first)或通孔垫后（via-last)的双镶扶技术。掩模与蚀刻技术可用W形成此些双镶扶结 构。此些双镶扶结构使用一个例如铜或铜合金的导电层来将其填满。此导电层的形成可例 如使用电锻技术。多余的导电材料可例如使用化学机械技术(CMP)来将其移除，从而在ILD 阶间介电层上形成导电线路及接触点。
[0040] 基板上及各ILD阶间介电层之间可配置一个介电衬层(dielectric liner)(未显 示于图式）。此介电衬层例如是用W作为一个蚀刻中止层(etch stop layer),且此介电衬 层可使用一种低k介电材料来制成。例如，此介电衬层为nBLOK，但也可使用其它种类的介电 材料来形成此介电衬层。
[0041] 最上方的ILD阶间介电层（如M6)所依据的设计规则，例如临界尺寸（critical dimension,CD)，可不同于下方的ILD阶间介电层。举例来说，Mx的CD值可大于其下方的Ml至 Mx-I的金属层。例如，最上方的金属层的CD值可为其下方的金属层的CD值的2倍。
[0042] 如图所示，CA阶上设置有S/D接触点。此些S/D接触点禪接至第一及第二区域中的 晶体管的第一及第二源极/漏极(S/D)区域。但也可配置其它的S/D接触点来禪接至晶体管 的其它源极/漏极(S/D)区域。CA阶可包含一栅极接触点（未显示于图式)禪接至晶体管的栅 极。此栅极接触点可配置于该装置的另一个剖面上。此栅极接触点禪接至一个字线(WL)，且 此字线可配置于栅极旁或是任何适当的金属层之中。此些接触点的材质可为鹤。但也可使 用其它种类的接触点，并可设置其它的晶体管所用的源极/漏极(S/D)和栅极接触点。
[0043] 如前所述，Ml上设置有金属线路。此些金属线路禪接至源极/漏极(S/D)接触点。于 实施例中，将一条源极线(SL)禪接至选择晶体管的第二源极/漏极(S/D)区域。第一源极/漏 极（S/D)接触点则禪接至Ml中的一个接触垫或岛区（island)。此些接触垫用W连接至上方 的ILD阶间介电层。此些金属线路及接触垫可用铜或铜合金形成，但也可使用其它种类的导 电材料。
[0044] 额外或上方的ILD阶间介电层，例如第2阶至第6阶，则是在通孔层124设置有接触 点123,并且在金属层122中设置有接触垫/导电线路125。此些接触点及接触垫用W将M6连 接至第一及第二区域中的晶体管的第一源极/漏极(S/D)区域。
[0045] 如图4a所示，第一区域1 IOa设置有一逻辑组件，而第二区域1 IOb则设置有一 MRAM 记忆胞。此MRAM记忆胞包含一储存或记忆用的组件，且其通常设置于该装置的第二区域 11化的上方的ILD阶间介电层中的相邻的最后金属层之间。于一个实施例中，储存组件形成 于相邻的上方的ILD阶间介电层之间，例如第5阶和第6阶的ILD阶间介电层之间。此处可了 解的是，MRAM记忆胞的储存组件可适当配置于任何相邻的ILD阶间介电层之间。为了便于图 解说明，图4b用放大的剖面图所显示的逻辑及记忆体部分包括一介电层120对应至上方的 第5阶的ILD阶间介电层。此上方的第5阶的ILD阶间介电层例如包括一通孔层和一金属层， 且上方的第5阶的ILD阶间介电层例如包括通孔层V4和金属层M5。第一及第二区域IlOa- 11化中的V4可配置一或多个通孔接触点（未显示于图式）。
[0046] 为了简化说明，本说明书所提到的介电层120可称为第一上介电层，而其中的通孔 层及金属层则称为第一上互连层。如图所示，于第一及第二区域中，金属线路135a-13加设 置于第一上介电层120的金属层(如M5)。金属线路135a例如可称为第一区域中的上方ILD阶 间介电层的一个下互连。金属线路135a可禪接至基板上所配置的逻辑晶体管116的第一源 极/漏极(S/D)区域。金属线路13化则例如是禪接至MRAM记忆胞的一个MTJ组件，详情将于后 述。金属线路13化可例如提供连接用途，用W将MTJ组件禪接至选择晶体管118的第一源极/ 漏极(S/D)区域。虽然第一及第二区域都分别显示有一条金属线路，但此处可了解的是，第 一及第二区域的同一金属层中的金属线路的数量可为其它适当的数量。
[0047] 金属线路135a-135b的材质为导电材料，此导电材料例如包含铜(化），但也可使用 其它种类的导电材料。此金属线路135a的尺寸和其下方的通孔接触点(未显示于图式)在基 于IX设计规则的制程技术的等级，例如是采用光阻蚀刻技术能力的最小线分辨率及蚀刻能 力。金属线路135a-135b相对于第一上介电层120的上表面的厚度例如为大约850至1000 A。 但视所用的制程技术的等级而定，也可使用其它适当的厚度尺寸。
[004引第一、第二及第S区域IlOa-IlOc中的第一上介电层120的上方设置有一介电衬层 140,用W覆盖第一及第二区域中的金属线路135a-135b。此介电衬层例如是用W作为一个 蚀刻中止层。此介电衬层例如为低k介电层，例如为诚LOK，但此介电衬层也可使用其它种类 的介电材料。
[0049] 第一上介电层120的上方设置有一第二上介电层150。此第二上介电层例如是设置 于介电衬层140的上面。于一个实施例中，此第二上介电层包含一低k介电材料，其中k值为 大约2.7或更小。例如，此低k介电材料包括低k介电层，如SiCOH,其中k值为大约2.7。但第 二上介电层也可使用其它种类的介电材料及厚度。
[(K)加]于一个实施例中，第二上介电层150在第二及第=区域11化-IlOc中包含沟道155a 及15加。第二区域中的沟道155a例如是用W容纳MRAM记忆胞的储存组件的一个底端电极 (详情将于后述），而沟道155b则为一对准用沟道，其设置于记忆体区域所邻接的割线道区 域或切割通道110c。沟道155a例如是从第二上介电层的上表面延伸至金属线路13化的上表 面，而对准用沟道15加则是有一部分从第二上介电层150的上表面延伸至第一上介电层 120。于此制程中，对准用沟道15化例如可提供一种定位标记功能（topogra地ic fea化re)， 用W让随后沉积形成的记忆体或磁性堆找层W及MRAM记忆胞的储存组件的各个层能够对 准定位。此定位标记是用W作为一个对准用的记号W图案化磁性堆找层，使图案化层可对 准定位及禪接至下方的电极，详情将于后配合图6a-图6m做说明。
[0化1] 于第二区域11化中，第二上介电层的上方设置有一个MRAM记忆胞的储存组件160。 于一个实施例中，此MRAM记忆胞为STT-MRAM记忆胞，而其储存组件则为一种磁穿隧接面 (MTJ)组件，但也可使用其它型式的储存组件或记忆体记忆胞。
[0052] 储存组件包括第一及第二电极。第一电极例如可为一底端电极162,而第二电极可 为一顶端电极。于一个实施例中，此顶端电极包括一下顶端电极部166和一上顶端电极部 169,但也可使用其它组态的电极。记忆体组件的底端电极162设置于沟道155a中，并且连接 至金属线路13化。于一个实施例中，底端电极162延伸通过第二上介电层及介电衬层，并直 接禪接至第二区域中的金属线路13加。于第=区域IlOc中，对准用沟道15化的一部分填有 底端电极所用的材料，且可提供一定位标记功能作为一对准用记号，W在后续的制程中让 MTJ堆找的图案能对准定位。
[0053] 储存组件包含一 MTJ堆找164配置于顶端和底端电极之间。此储存组件例如包含一 底端钉扎(bottom-pinned)MTJ组件或一顶端钉扎（top-pinned)MTJ组件。底端钉扎MTJ组件 由设置于磁性自由层下方的磁性固定层所形成，而顶端钉扎MTJ组件由设置于该磁性自由 层上方的固定层所形成。为了便于图解说明，此处所示的MTJ堆找包含四层。但此处可了解 的是，MTJ堆找的层数也可为其它适当的数量。此MTJ堆找基本上包含一磁性固定(钉扎)层 (magnetically fixed(pinned)layer) 164a、一或多个穿隧阻绝层（tunneling barrier layers) 164b及 164d、W及一磁性自由层(ma即eticalIy free layer) 164c。此磁性固定层 包含一磁性层及一钉扎层(pinning layer)。此钉扎层例如是用W钉扎该磁性层的磁极方 向，藉W形成一磁性钉扎层。
[0054] 磁性自由层及磁性固定层的材质例如可为CoFeB或CoFe的复合材料，而穿隧阻绝 层的材质可为MgO或Al2〇3。钉扎层的材质则可为PtMn或IrMn。顶端及底端电极的材质可为 Ti、TiN、Ta、化N、或任何半导体制程适用的金属。但此储存或记忆体组件也可使用其它适 当的组态或材料。
[0化日]记忆体记忆胞的MTJ堆找的下顶端电极部166及顶端层164c-164d例如具有一些侧 壁，且此些侧壁互相对齐，而且其长度尺寸小于MTJ堆找的底端层64a-164b及底端电极162 的长度尺寸。第二区域中的MTJ堆找的磁性固定层164a及穿隧阻绝层164b定义为长度大于 MTJ堆找164的磁性自由层164c和穿隧阻绝层164dW及X方向的下顶端电极部166的长度，从 而可让制程控制较为简易，并可防止下顶端电极部与底端电极之间的电性短路，且防止MTJ 堆找的磁性自由层与磁性固定层之间的电性短路。
[0056] 于一个实施例中，第一、第二及第=区域中的第二上介电层150的曝露出的上表面 可设置一个延伸的封装衬层（encapsulation liner) 182。如图4b所示，此封装衬层延伸于 底端电极162的曝露出的上表面、MTJ堆找164的侧表面、W及第二区域中的下顶端电极部 166的侧表面。此封装衬层的材质可为低k介电材料，例如封装衬层可为nBLOK，但此封装衬 层也可使用其它适当种类的介电材料。
[0057] 第二上介电层150的上方设置有一介电层190。此介电层190例如是用W覆盖第二 区域中的储存组件W及第=区域中的对准用沟道15化。介电层190及第二上介电层150例如 是对应至上方的第6阶的ILD阶间介电层。此介电层例如为具有一或多个介电层的介电堆 找。于实施例中，介电层190可包含第=、第四及第五或其它适当数量的上介电层。此介电层 190包含低k介电材料，其中k值为大约2.7或更小。较佳地，第=、第四及第五或其它适当数 量的上介电层包含低k介电层，例如SiCOH,其中k值为大约2.7,但此介电层也可使用其它适 当的组态及材料。
[005引介电层190在第一区域包含一双镶扶互连结构，并在第二区域包含一镶扶互连结 构。介电层190例如包含一通孔接触点184,用W将一金属线路185a或上互连禪接至逻辑区 域IlOa中的下互连135a;而且此介电层190用W容纳储存组件，并包含一金属线路18化W禪 接至记忆区域IlOb中的记忆体记忆胞的储存组件。此些金属线路185a-185b设置于金属层 中，而该通孔接触点则设置于介电层190中的通孔层。为了简化说明，介电层190的通孔层及 金属层可统称为第二上互连层。金属线路185a-18加例如可配置于第M6阶的金属层，而通孔 接触点184及储存组件则可配置于第V5阶的通孔层。金属线路18加例如可用W作为位线 (化），但其它的金属层也可设置位线。虽然此处的图解说明是将第M6阶的金属层中的各第 一及第二区域都设置一条金属线路，但此处可了解的是，第一及第二区域中的同一金属层 也可设置其它适当数量的金属线路。
[0059] 通孔接触点184例如另称为顶端通孔接触点，而金属线路185a-185b例如另称为顶 端金属线路。金属线路185a-185b及通孔接触点184的尺寸定义为所使用的制程技术等级的 光刻与蚀刻技术能力所提供的最小线分辨率的2倍，也就是所谓的2X设计规则。例如，顶端 金属线路185a-185b的厚度可为至少2倍大于其下方的金属线路135a-13加的厚度。如图4b 所示，顶端通孔接触点184用W将上方的金属层中的金属线路185a禪接至下方的金属层中 的金属线路135a。顶端通孔接触点184例如延伸通过第二上介电层150及介电衬层140。如图 4b所示，基于28nm等级的制程技术，顶端金属线路185a-18加的厚度例如大约为2巧0 A，而 顶端通孔接触点184在Z轴方向的高度或厚度则例如大约为1800 A。但视所使用的制程技术 等级的设计需求而定，此些厚度尺寸也可使用其它的适当值。此些顶端通孔接触点及顶端 金属线路的材质为导电材料，例如Cu。但此些通孔接触点及金属线路也可使用其它适当的 组态及导电材料。
[0060] 最上方的ILD阶间介电层上设置有一接垫层(未显示于图式）。例如，第Mx阶的ILD 阶间介电层上设置有一接垫介电层。假如装置包含6阶的金属层，则该接垫为设置于第M6阶 上的金属层。此接垫介电层的材质例如为二氧化娃，但也可使用其它种类的介电材料。此接 垫介电层包含一些连接垫，例如焊垫或互连垫，用W对组件提供外部连接功能。焊垫可用W 提供导线接合的用途，而互连垫则可用W设置接触凸块(contact bump)。外部的互连可用 W作为装置的输入/输出（I/O)、电源W及接地的连接线路。此些接垫例如为侣垫，但也可使 用其它材料种类的导电接垫。接垫层的上方可设置一保护层(passivation layer)，其材质 例如为二氧化娃、氮化娃或其组合。此保护层包含一些开口 W曝露出运些接垫。
[0061] 图5a为一剖面示意图，其显示另一个具体实施例的装置500中的第一(或逻辑）区 域110a、第二(或记忆体)区域11化、和第=(或割线）区域IlOc的剖面结构。图化为一放大的 剖面示意图，其显示装置500中的第一、第二及第=区域的上方的ILD阶间介电层。此装置 500例如相似于图4a-图4b所示的装置400,因此同一编号的相同组件及特点部分于此不再 详细说明。为了简化说明，W下有关于装置500的说明将仅只针对相异于图4a-图4b所示的 装置400的部分。
[0062] 如图5a-图加所示，装置500包含一具有第一及第二电极的储存组件。第一电极例 如为底端电极162,而第二电极例如为一顶端电极。于一个实施例中，此装置500与装置400 的相异之处在于其顶端电极包含单一个顶端电极部166,其侧表面对齐至MT J堆找的上层 164c-164d。如图所示，顶端金属线路18化直接禪接至具有上表面的顶端电极部166,而此顶 端电极部166的上表面则是与封装衬层182的上表面位于同一平面。介电层190例如为具有 一或多个介电层的介电堆找。如图5a-图化所示，此介电层190相较于图4a-图4b所示的介电 层190,可为只包含数量较少的上介电层。例如，此介电层190包含第=及第四或其它适当数 量的上介电层，其详情将随后配合图8a-图8b来做说明。
[0063] 图6a-图6m为简化的剖面示意图，用W说明一个装置的具体实施例的制程600的剖 面结构。此处所显示的制程600的剖面结构是沿着该装置的第一（或逻辑）区域110a、第二 (或记忆体）区域11化、W及第=(或割线）区域110c。于一个实施例中，此制程是使用逻辑制 程W在同一基板上形成一个具有逻辑组件的记忆体记忆胞。此制程600所用形成的记忆体 记忆胞及逻辑组件通常可依据任何适当的制程技术(包含但不限于为28nm等级的制程技 术），且其中的低k介电层是使用后段导线(BEOL)制程。此处所示的记忆体记忆胞例如为一 个MRAM记忆胞。于一个实施例中，此MRAM记忆胞例如为STT-MRAM记忆胞。此制程所形成的装 置例如相近或相同于图4a-图4b所示的装置。因此，相同的组件于此不再详细说明。
[0064] 为了简化说明，图式并未显示使用FE化在基板上形成晶体管的处理过程，W及使 用BE化对下方的ILD阶间介电层和位于顶端的ILD阶间介电层的下方的ILD阶间介电层的处 理过程。如图6a所示，制程600所进行的阶段是在一基板(未显示于图式)上设置一个介电层 120。此介电层120例如对应至上方的第5阶的ILD阶间介电层，其中配置有通孔层V4及金属 层M5。为了简化及便于图解说明，介电层120另称为第一上介电层，且其中的通孔层和金属 层可统称为第一上互连层。此介电层120是由低k介电材料形成，其中k值为大约2.7或更小。 较佳地，介电层120包含超低k介电层，例如SiCOH,其中k值为大约2.1。但其它适当的低k介 电材料也可使用。
[0065] 此制程包括在第一（如逻辑）区域IlOa及第二（如记忆体）区域11化中形成合适的 通孔开口（未显示于图式)及沟道。第一型沟道635形成于第一及第二区域IlOaaiOb中的第 一上介电层120。此第一上介电层的上表面覆盖一光阻层（未显示于图式）W定义用于制造 沟道的图案布局。第一上介电层未被此光阻层所覆盖的部分即被移除（例如使用蚀刻程 序），从而形成沟道。此蚀刻程序例如为一非等向性蚀刻程序，例如反应式离子蚀刻程序 (RIE)，但也可使用其它适当的移除方法。
[0066] 于一个实施例中，第一及第二区域中的沟道635是同时形成。此些沟道例如包含相 同的深度尺寸，例如依据IX设计规则所定义的尺寸。基于28nm等级的制程技术，此些沟道相 对于第一上介电层的上表面的深度例如为大约8如-1000 A。但视所用的制程技术等级的设 计需求而定，也可使用其它适当的深度尺寸。
[0067] 此制程接着在第一上介电层的上方利用沉积来形成一导电层，并将该些沟道填 满。此导电层例如可利用化学气相沉积法(CVD)来形成。此导电层的材质例如为Cu,但也可 使用其它适当种类的导电材料及沉积技术。接着进行化学机械研磨技术(CMP)制程来移除 第一上介电层上的多余的导电材料，并藉W提供一实质平坦的表面。此些沟道在填满导电 材料之后，即在第一区域中形成一金属线路135曰，并在第二区域中形成一金属线路13化。虽 然第一及第二区域都分别显示一条金属线路，但此处可了解的是，第一及第二区域的同一 金属层中所形成的金属线路的数量可为不只一条。金属线路135a对应至第一区域IlOa中的 一个金属层中的一条互连，而金属线路13化则禪接至在第二区域形成的一个MTJ组件。如图 所示，此制程可在该装置的一个金属层（如M5阶的金属层）中同时形成金属线路135a及 135b〇
[0068] 如图6a所示，第一上介电层的上方形成一介电衬层140,用W覆盖第一及第二区 域中的金属线路135a及13加。此介电衬层例如可用W作为一个蚀刻中止层。此介电衬层可 为一种低k介电衬层，例如此介电衬层为nBLOK，但此介电衬层也可使用其它适当种类的介 电材料。此介电衬层的形成例如是采用化学气相沉积法(CVD)，但此介电衬层的形成也可使 用其它适当的技术。
[0069] 制程接着形成一第二上介电层150。如图6b所示，此第二上介电层150形成于第一 上介电层上。例如，第二上介电层形成于介电衬层140上。于一个实施例中，第二上介电层包 含低k介电材料，其中k值小于或等于2.7。较佳地，第二上介电层150是由低k介电层形成，例 如SiCoH,其中k值大约2.7。第二上介电层的形成可使用化学气相沉积法(CVD)。但此第二上 介电层的形成也可使用任何其它适当的制程技术或适当的低时才料及厚度。
[0070] 于图6b中，第二(或记忆体）区域11化和第=(或割线）区域IlOc中的第二上介电层 150和介电衬层140被图案化W形成沟道开口 155a-155b。于一个实施例中，第二区域中的开 口 155a包含足够的深度W容纳一底端电极，且此底端电极用W禪接至记忆体记忆胞的MTJ 组件；而第=区域中的开口 15化则包含足够的深度W作为一个对准用沟道，可提供适当的 定位标记(topogra地y)，用W对准与定义后续形成的MTJ组件的层。于一个实施例中，此对 准用沟道15化是与用W容纳底端电极的开口 155a同时形成。虽然此处仅显示单一个开口对 应至第=区域中的一个对准用沟道，此对准用沟道可包含多个群组及子群组的对准用沟 道。此些沟道可为长方形或正方形，也可为其它适当的形状。此些沟道的形成可使用掩模与 蚀刻技术。例如，可在第二上介电层的上面形成一图案化的光阻掩模，用W作为蚀刻掩模。 可利用此图案化的光阻掩模来进行一蚀刻程序，例如反应式离子蚀刻程序(RIE)，藉此将第 二上介电层及介电衬层图案化。于一个实施例中，此蚀刻程序可将掩模的图案转移给第二 上介电层W及介电衬层，藉此形成沟道155a-155b。如图所示，当蚀刻达到第二区域中的金 属线路13化的上表面时，即停止进行;而此蚀刻程序形成对准用沟道15化，其深度略大于沟 道开口 155a的深度。此金属线路13化例如用W作为沟道开口 155a的蚀刻中止。
[0071] 如图6c所示，制程接着在第一、第二及第S区域上沉积一个导电层662。此导电层 662例如是W共形方式形成于第一、第二及第=区域中的第二上介电层的上表面，并且填满 第二及第S区域中的沟道开口。此导电层的材质例如可包含Ti JiNJa或化N，且其形成是 使用物理气相沉积法(phySiCa 1 vapor d邱OSition,PVD)，但也可使用其它适当的导电材 料及沉积技术。接着进行一化学机械研磨程序(CMP) W移除第二上介电层上的多余的导电 材料，藉此形成一个实质平坦的表面。如图6d所示，此CMP程序可将第一区域上的导电层移 除，并在第二区域中定义出底端电极162,而在对准用沟道15化中则残留有一部份的导电层 662。如图6d所示，对准用沟道的轮廓被转移至此部分的导电层662的表面，从而在第=区域 建立一个可从基板的上表面目视的定位标记15加。此定位标记可在图案化时作为一个对 准用记号，藉此于后续制程定义MRAM记忆胞的MTJ堆找的上层。由于第S区域具有此定位标 记，因此可避免使用一个额外的对准用掩模。
[0072] 此制程接着形成MRAM记忆胞的MTJ堆找。如图6e所示，此MTJ堆找在第二上介电层 150上形成多个层。例如，MRAM记忆胞的MTJ堆找的多个层循序形成于第一、第二及第S区域 中的第二上介电层上。此制程可利用物理气相沉积法(PVD)在第二上介电层150上形成MTJ 堆找664的多个层、一顶端电极层666、W及一硬掩模层668。如图6e所示，MTJ堆找的多个层 W共形方式形成，并且依照对准用沟道中的下方的底端电极层662的轮廓来形成，但可使用 其它适当的制程技术。如图所示，MT J堆找例如包含四个层664a-664d，其具有相同于图4a- 图4b所示的装置的材料。但此处可了解的是，MTJ堆找也可包含其它适当数量的层及其它适 当种类的材料。顶端电极层666的材质例如可包含相同于底端电极的材质，而硬掩模层668 的材质则例如包含氧化物材料。
[0073] 如图6e所示，制程接着对顶端电极层666及MTJ堆找的上层664C-664进行图案化。 图案化此些层可使用掩模与蚀刻技术实施。此程序是在硬掩模层上形成一软掩模670,例如 一光阻层。此软掩模被图案化，藉此用W定义顶端电极及上方的MTJ层的图案。此掩模层中 形成图案的方法可为选择性地使用十字式掩模(未显示于图式)来曝露至一光源，例如图3 所示的十字式掩模。于一个实施例中，此十字式掩模(未显示于图式)在用于对光阻掩模进 行曝光时，利用对准用标记15加作为一个定位标记来对准，而此沟道15化纵使在顶端电极 及硬掩模层完成沉积之后，仍可被目视到而作为对准用的定位标记。在完成曝光处理之后， 此十字式掩模上的图案可转移至光阻层670。
[0074] 如图6e所示，图案化的掩模670可用W在第一、第二及第S区域中移除MTJ堆找的 上层、顶端电极层、W及硬掩模层之中未受到掩模覆盖的部分，从而定义出MTJ堆找的穿隧 阻绝层164d和磁性自由层164c、W及记忆体记忆胞及硬掩模168的顶端电极层166。如图所 示，MTJ堆找的顶端电极和上层的图案预定为让MTJ堆找的顶端电极和上层可利用对准用沟 道15化作为定位标记来准确对齐至定位及确实地禪接至第二区域中的底端电极。但也可使 用其它适当的制程技术来将运些层图案化，W及将顶端电极及MTJ堆找精确对准至定位及 确实地禪接至第二区域中的下方的底端电极162。
[0075] 如图6f所示，将MTJ堆找的顶端电极层666、穿隧阻绝层664d、W及磁性自由层664c 从第一及第=区域中全部移除。但也可使用其它适当的制程技术，W对MTJ堆找的上层及顶 端电极层进行图案化。如图所示，第一、第二及第S区域中的固定层及穿隧阻绝层664a- 664b都保持未受到蚀刻。图案化的掩模可利用适当的技术，例如灰化技术(ashing),来将其 移除。
[0076] 如图6g所示，制程接着在第一、第二及第S区域上沉积一介电衬层680。此介电衬 层680用W覆盖第二区域中的顶端电极的曝露表面和图案化的MTJ层，并且覆盖第一及第 S区域中的穿隧阻绝层664b的上表面。此介电衬层680的形成例如可使用化学气相沉积法 (CVD)，并且用W在后续制程中作为一个蚀刻中止层或保护层。此介电衬层可为低k介电衬 层，例如介电衬层可为nBLOK。但此介电衬层的形成也可使用其它适当种类的介电材料及制 程技术。
[0077] 如图化所示，制程接着对介电衬层680进行处理，例如对介电衬层680图案化W移 除其水平部分，并留下垂直部分或隔离结构于图案化的上方MTJ层164c-164d、顶端电极166 和硬掩模168的侧壁上。移除例如可使用毯式干蚀刻法(blanket dry etch)来实施，例如反 应式离子蚀刻程序(RIE)，但也可使用其它适当的制程技术。此制程接着定义出MTJ堆找的 下层664a-664b。于一个实施例中，用W定义MTJ堆找的下层的蚀刻程序对于MTJ堆找的下层 所使用的材质具有高度的选择性。如图所示，此蚀刻程序是用W在第二区域定义出MTJ堆找 的穿隧阻绝层164b和固定层164a，而于此第一及第S区域中的MTJ堆找的下层则全部被移 除。当蚀刻达到第二上介电层150的上表面时，即停止进行。如图化所示，MTJ堆找的固定层 164a和穿隧阻绝层164b的定义可不必再使用一个额外的掩模，因为介电隔离结构 (dielectric spacer)680可作为蚀刻掩模，从而在蚀刻程序中保护MTJ堆找的上层。第二区 域中的MTJ堆找的固定层164a和穿隧阻绝层164b的长度定义为在X轴方向上大于MTJ堆找 164的磁性自由层164c和穿隧阻绝层164dW及顶端电极166的长度，从而可让制程控制较为 简易，并防止顶端电极和底端电极之间的电性短路，且防止MTJ堆找的磁性自由层及磁性固 定层之间的电性短路。
[0078] 如图6i所示，制程接着在第一、第二及第S区域上形成一封装衬层182。此封装衬 层182所用的材质及制程例如相同于介电衬层680所用的材质及制程。如图所示，此封装衬 层是用W覆盖第二上介电层150、底端电极、和MTJ堆找164的曝露表面，包括MTJ堆找上层的 侧壁上所设置的介电隔离结构680。
[0079] 制程接着形成一第=上介电层690。如图6j所示，此第=上介电层形成于第一、第 二及第=区域中的封装衬层182上。此第=上介电层例如包含低k介电材料，且其相同于第 二上介电层的材质。此第=上介电层的形成可使用化学气相沉积法(CVD)，且其厚度足够用 W覆盖住第二区域中的图案化的MTJ堆找164和顶端电极166。但此第S上介电层的形成也 可使用其它适当的介电材料及制程技术。接着进行一平坦化程序，藉此移除多余的第=上 介电层690。此平坦化程序例如可采用化学机械研磨技术(CMP)，但也可使用其它适当的制 程技术。此平坦化程序可产生一个实质平坦的上表面。如图6j所示，此平坦化程序可将封装 衬层182和硬掩模168的一个上方部分移除，直到曝露出第二区域中的顶端电极166的上表 面为止。第S上介电层690在被平坦化之后，可包围及覆盖第二区域中的MTJ堆找的侧面。
[0080] 如图所示，顶端电极166和MTJ堆找形成于一个ILD阶间介电层中的通孔层(如V5)。 此顶端电极166和MTJ堆找164所形成的厚度可能不足W匹配至第一（或逻辑）区域于后续 形成的通孔接触点的高度。于此情况下，制程600的一种实施方式为接着在第一、第二及第 =区域上形成一个额外的顶端电极层。于一个实施例中，此额外的顶端电极层的材质包含 相同于顶端电极166的材质，并使用如前所述的用W形成顶端电极166的同一种制程技术。 此额外的顶端电极层例如包含一个足够的厚度，从而让第二(或记忆体)区域中的额外的顶 端电极169、顶端电极166、MTJ堆找164W及底端电极162的总厚度可匹配至同一通孔层中的 第一(或逻辑)区域中于后续形成的通孔接触点的预定高度。于此额外的顶端电极层形成之 后，可接着在第二区域中的额外的顶端电极层上形成一个图案化的光阻掩模(未显示于图 式），用W作为一个蚀刻掩模。接着进行蚀刻程序，例如反应式离子蚀刻程序(RIE)，藉W利 用图案化的光阻蚀刻掩模定义额外的顶端电极层的图案。如图化所示，于一个实施例中，此 蚀刻程序可曝露出此额外的顶端电极层之中未被蚀刻掩模保护的部分，并只留下第二区域 中的额外的顶端电极层的一部分。如图所示，此额外的顶端电极层169的剩余部分具有一个 足够的宽度，可让其电性连接至第二区域的下方的MTJ堆找，而此额外的顶端电极层位于第 一及第=区域中的部分则全部被移除。于此情况下，第=上介电层上所设置的顶端电极层 169的剩余部分可称为上顶端电极部，而侧表面对齐至MT J堆找的上层164c-164d的顶端电 极166则可称为顶端电极的下顶端电极部。
[0081] 如图61所示，此制程接着形成一第四上介电层692。此第四上介电层例如包含低k 介电材料，其相同于第二及第=上介电层的材质。此第四上介电层的形成可使用化学气相 沉积法(CVD)，且形成的厚度足够用W覆盖第二区域中的额外的顶端电极169。但此第四上 介电层的形成也可使用其它适当的介电材料及制程技术。接着进行平坦化程序，藉W移除 多余的第四上介电层692。此平坦化程序例如可使用化学机械研磨技术(CMP)来实施，但也 可使用其它适当的制程技术。此平坦化程序可产生一个实质平坦的上表面。如图61所示，平 坦化程序进行到曝露出第二区域的顶端电极169的上表面为止。
[0082] 如图6m所示，制程接着在第四上介电层692上形成一第五上介电层694,用W覆盖 第二区域中的顶端电极169。此第五上介电层的材质及制程例如相同于第二、第=、及第四 上介电层的材质及制程。此第五上介电层例如所形成的厚度足够用W容纳逻辑区域的一个 金属层（如M6)中所设置的一条金属线路或互连。第S、第四及第五上介电层的组合体可例 如统称为一介电层190。此介电层190和第二上介电层150的组合体例如对应至上方的第6阶 的ILD阶间介电层。
[0083] 如图6m所示，于一个实施例中，制程接着在第一区域的介电层190中形成双镶扶开 口，包括一个沟道和一个通孔开口；并在第二区域形成一镶扶开口，包括一个沟道。此双镶 扶开口的形成可使用通孔优先或通孔垫后的镶扶技术。于实施例中，制程可使用适当的掩 模与蚀刻技术W进行一第一移除程序，藉此在第一区域中形成一个通孔开口 684。此第一移 除程序例如是用W移除介电衬层140、第二、第S、第四和第五上介电层、W及封装衬层182 的曝露部分，直到曝露出金属线路135a的部分为止。制程接着可使用适当的掩模与蚀刻技 术W进行一第二移除程序，藉此在第一及第二区域中形成第二型沟道685。此沟道685的定 义方法例如是基于2X设计规则。此些沟道的形成可使用掩模与蚀刻技术。第二移除程序例 如可采用一种对第五介电层的材质具有高度选择性的蚀刻程序，藉此移除介电层的曝露部 分，从而形成所需的沟道。如图所示，此蚀刻程序可用W在第一及第二区域中形成沟道685， 并可在达到顶端电极169的上表面时，即停止进行。因此第一及第二区域中的沟道的形成是 使用同一蚀刻程序。如图6m所示，第一区域中的沟道685连通至通孔开口684,且通孔开口 684是连通至金属线路135a，而第二区域中的沟道685则是连通至顶端电极169。
[0084] 接着形成一导电层。此导电层用W覆盖介电层190,并填满沟道和通孔开口。例如， 此导电层可填满第一及第二区域中的沟道与第一区域中的通孔开口。此导电层的厚度必须 足够用W填满运些沟道及通孔开口。此导电层例如包含铜，但也可使用其它适当的导电材 料。如图6m所示，多余的导电材料使用化学机械研磨技术(CMP)来将其移除，藉此在第一区 域中形成金属线路185a和顶端通孔接触点184,并在第二区域中形成金属线路18化。如图所 示，金属线路的上表面与介电层190的上表面实质上位于同平面。第一区域中的金属线路和 顶端通孔接触点的形成是使用双镶扶制程。
[0085] 制程接着继续进行W完成集成电路的制造。此制程例如接着形成保护层W及接垫 互连或焊垫。后续的制程可包括最后的保护、切割、组合和封装，但也可使用其它的制程。
[0086] 图7a-图7d为剖面示意图，显示用W形成另一个具体实施例的装置的制程700。此 制程700所制成的装置是相同或类似于图4a-图4b所示的装置400,而且此制程700可包含一 些相同于图6a-图6m所示的步骤。为了简化说明，相同的组件即不再说明或做详细的说明。 图7a所示半成品的基板在当前的阶段是相似于图6j所示的基板。例如，平坦化程序用W将 封装衬层182和硬掩模168的一个上方部分移除，直到曝露出第二区域中的顶端电极166的 上表面为止。
[0087] 如前所述，顶端电极166和MTJ堆找所形成的厚度可能不足W匹配至第一(如逻辑） 区域中于后续形成的一个通孔接触点的高度。于此情况下，在平坦化程序之后，制程700的 一个实施例为接着形成一第四上介电层692。此第四上介电层的材质及所用的制程技术都 相同于图61所示的装置。
[0088] 如图7b所示，于一个实施例中，图案化第四上介电层W在第二区域中形成一个沟 道开口 755。此沟道开口例如是用W曝露出顶端电极166W及封装衬层182的一部分。此开口 的形成可使用掩模与蚀刻技术。例如，可在第四上介电层上形成一个图案化的光阻掩模(未 显示于图式），用W作为蚀刻掩模。该图案化的光阻蚀刻掩模可用W进行一蚀刻程序，例如 反应式离子蚀刻程序(RIE)，藉此定义出第四上介电层的图案。此沟道开口例如必须具有 一个足够大的宽度和深度，藉此可容纳一个额外的顶端电极169。
[0089] 制程700接着形成一额外的顶端电极层669。此额外的顶端电极层所用的材料及制 程技术例如相同于形成顶端电极166所用的材料及制程技术。如图7c所示，此额外的顶端电 极层设置于第一、第二及第=区域上，并且填满第二区域中的沟道开口 755。平坦化程序可 用W移除多余的顶端电极层669。此平坦化程序例如可使用化学机械研磨技术(CMP)来实 施，但也可使用其它适当的制程技术。此平坦化程序可在第二区域中形成一个实质平坦的 上表面，并将该额外的顶端电极层从第一及第=区域中全部移除。如图7d所示，此平坦化程 序持续进行，直到达到第四上介电层692的上表面为止。如图所示，此平坦化程序可用W定 义出具有上表面的上顶端电极部169,该上表面实质上与第二区域中的第四上介电层692的 上表面位于同一平面。如图所示，此顶端电极包含一上顶端电极部169和一下顶端电极部 166,且其侧壁对齐至MTJ堆找的上层的侧壁。
[0090] 制程700接着形成一第五上介电层694,并且定义出顶端通孔接触点及顶端金属线 路185a-185b。于实施例中，制程700接下来的步骤是相同于图61所描述的步骤。因此，运些 审胞步骤于此不再说明或做详细的说明。此制程持续进行，直到制成一个相似于第4a-4b图 所示的装置为止。
[0091] 图8a-图8b为剖面示意图，显示用W形成另一个具体实施例的装置的制程800。此 制程800所形成的装置相同或相似于图5a-5b所示的装置500,且此制程800所包含的一些步 骤可相似于图6a-图6m所描述的步骤。为了简化说明，相同的组件于此不再说明或做详细的 说明。如图8a所示半成品的基板在当前的阶段是相似于图6j所示的基板。例如，平坦化程序 用W将封装衬层182和硬掩模168的一个上方部分移除，直到曝露出第二区域中的顶端电极 166的上表面为止。
[0092] 于一个实施例中，顶端电极166和MTJ堆找164的厚度可足够匹配至第一(或逻辑） 区域于后续形成的通孔接触点的高度。于此情况下，在平坦化程序之后，制程800的一种实 施例为接着形成一个如图8b所示的第四上介电层892。此第四上介电层892所用的材料及制 程技术相同于第S介电层690所用的材料及制程技术。于一个实施例中，此第四上介电层 892所形成的厚度大到足W容纳逻辑区域中基于2X设计规则所制成的一个金属层(如M6)上 所设置的一条金属线路或互连。第=及第四上介电层的组合体可例如统称为一介电层190。 此介电层190和第二上介电层150的组合体例如对应至上方的第6阶的ILD阶间介电层。
[0093] 如图8b所示，于一个实施例中，此制程接着在第一区域的介电层190中形成一具有 沟道及通孔开口的双镶扶开口，并在第二区域形成一具有沟道的镶扶开口。此双镶扶开口 的形成可使用通孔优先或通孔垫后的程序。于实施例中，可使用适当的掩模与蚀刻技术来 进行一第一移除程序，藉此在第一区域中形成一个通孔开口 684。此第一移除程序例如是用 W移除介电衬层140、第二、第=和第四上介电层及封装衬层182的曝露部分，直到曝露出 金属线路135a的部分为止。接着可使用适当的掩模与蚀刻技术来进行一第二移除程序，藉 此在第一及第二区域中同时形成第二型沟道685。此沟道685的定义方法例如是基于2X设计 规则。此些沟道的形成可使用掩模与蚀刻技术。第二移除程序例如可采用一种对第四介电 层892的材质具有高度选择性的蚀刻程序，藉此移除介电层的曝露部分，从而形成该沟道。 如图所示，此蚀刻程序可用W在第一及第二区域中形成沟道685,并在达到顶端电极166的 上表面时停止进行。因此，第一及第二区域中的沟道的形成例如是使用相同的蚀刻程序。如 图所示，第一区域中的沟道685连通至通孔开口 684,且通孔开口 684是连通至金属线路 135a，而如图8b所示，第二区域中的沟道685则是连通至顶端电极166。
[0094]制程接着形成一导电层。此导电层是用W覆盖住介电层190,并填满沟道和通孔开 口。此导电层例如可将第一及第二区域中的沟道都填满，并将第一区域中的通孔开口填满。 此导电层所形成的厚度必须足够用W填满运些沟道及通孔开口。此导电层的材质例如为 铜。但也可使用其它适当种类的导电材料。如图8b所示，多余的导电材料是使用化学机械研 磨技术(CMP)来将其移除，藉此在第一区域中形成金属线路185a和顶端通孔接触点184,并 在第二区域中形成金属线路18化。如图所示，金属线路的上表面与介电层190的上表面实质 上位于同一平面。第一区域中的金属线路和顶端通孔接触点的形成可使用双镶扶制程。 [00%]制程继续进行W完成集成电路的制造。此制程例如接着形成保护层W及接垫的互 连或焊垫。后续的制程可包括最后的保护、切割、组合和封装，但也可使用其它的制程。
[0096] 前述的装置包含一个记忆体记忆胞。但此处可了解的是，此装置也可包含多个记 忆体记忆胞，并且整合在同一集成电路上。虽然如前所述，储存组件是设置于后端的介电层 的一个特定的ILD阶间介电层，但也可使用其它适当的组态。举例来说，此储存组件也可设 置于其它适当的ILD阶间介电层。
[0097] 本案所掲露的实施例具有许多的优点。本案所描述的制程可高度相容至逻辑制程 或技术。举例来说，记忆体记忆胞可使用逻辑制程在同一基板上同时形成，而不会损及同一 基板上的逻辑区域中的记忆体记忆胞和其它组件的可靠性。再且，本案所描述的制程可在 低k介电层中使用最少数量的掩模来整合MRAM记忆胞和逻辑组件。本案所描述的制程相较 于习知的制程可节省更多的掩模成本。举例来说，本案所描述的制程可不必使用一个对准 掩模，因为用W容纳MRAM记忆胞的储存组件的底端电极所需的沟道在定义时所使用的掩模 即可用来形成一个对准用沟道，而此沟道即可用W作为一个对准用的定位标记。于某些实 施例中，假如顶端电极和MTJ堆找的总厚度为足够匹配至同一通孔层中的逻辑组件的通孔 接触点的厚度，则图8a-图8b所示的制程即可避免使用另外一个掩模来定义上顶端电极部。 此外，本案所描述的制程也可提供一个简化及具有成本效益的解决方案，因为MTJ堆找的 定义是使用一个单步骤的蚀刻程序，并使用介电隔离结构作为蚀刻掩模，因此可再避免使 用另外一个蚀刻掩模来定义MTJ组件。因此，本案所描述的制程可用W避免额外投资在新的 设备，并可减少整合MRAM组件和逻辑组件所需的掩模数量。再者，本案所描述的制程可用W 形成数量更多及尺寸更小的MRAM记忆胞，因为底端电极可嵌入于第二上介电层中，并且直 接接触下方的互连或金属线路。如图所示，储存组件是形成在相邻的上金属层之间，例如在 金属层M5与M6之间的通孔层。本案所记载的实施例是具有弹性的，因为MRAM记忆胞的储存 组件可设置在金属层M3与M4之间、或在任何其它适当且具有低k介电层的相邻金属层之间， 其中储存组件的高度实质上匹配设置在相邻的金属层之间的逻辑区域的通孔接触点的高 度。
[0098] 本说明书所掲露的技术内容也可具体实施成其它的形式而不偏离本案发明的基 本构想及主要特点。因此，W上所述的实施例在各方面都仅只是用W举例说明，并非用W限 定本案发明的专利范围。本案发明的专利范围定义于权利要求书中，而非限定于前述的实 施例，因此任何的变更假如是等效于权利要求书的文义及所涵盖的范围，都将被视为包含 于本案发明的专利范围。
【主权项】
1. 一种形成装置的方法，其包含： 设置一定义有至少第一、第二及第三区域的基板； 于该基板的第一、第二及第三区域上设置一第一上介电层，其中，该第一上介电层在该 第一及第二区域中包含一具有多个金属线路的第一上互连层； 在该第二区域中形成一磁性随机存取记忆体(MRAM)记忆胞，其中，该磁性随机存取记 忆体记忆胞包含一夹在该第一上介电层上的顶端及底端电极之间的磁穿隧接面(MTJ)组 件，其中，该底端电极直接接触至该第二区域的该第一上互连层中的该金属线路；以及 设置一介电层在该第一、第二及第三区域上，并覆盖该第一上介电层，其中，该介电层 包含一第二上互连层，其在该第一区域具有一双镶崁互连，且在该第二区域具有一镶崁互 连，其中，该第一区域中的该双镶崁互连形成于且耦接至该第一区域中的该金属线路，而该 第二区域中的该镶崁互连耦接至该磁穿隧接面组件。2. 如权利要求1所述的方法，其中，该第一区域为一逻辑区域以容纳至少一逻辑组件， 该第二区域为一记忆胞区域以容纳该磁性随机存取记忆体记忆胞，而该第三区域为该装置 的一个割线道。3. 如权利要求2所述的方法，其中，设置该介电层包含： 在该第一、第二及第三区域上设置一第二上介电层以覆盖该第一上介电层，其中，该第 一及第二上介电层包含低k介电层；以及 图案化该第二上介电层，藉以在该第二及第三区域中同时形成第一及第二沟道开口， 其中，该第一沟道开口从该第二上介电层的上表面延伸至该第二区域中的该金属线路的上 表面，且其用以容纳该底端电极和该第二沟道开口，并对应至一对准用沟道，且该对准用沟 道从该第二上介电层的该上表面延伸至该第一上介电层的一部分。4. 如权利要求3所述的方法，其包含： 形成一底端电极层在该第二上介电层上，并填满该第一及第二沟道开口；以及 执行一平坦化程序，用以移除多余的底端电极层，藉此在该第二区域定义出该底端电 极，而该底端电极层的一部分则残留于该第二沟道开口内，因而建构出一个可从该基板的 上表面目视到的定位标记。5. 如权利要求4所述的方法，其包含： 在该第一、第二及第三区域上形成该磁穿隧接面堆栈的多个层； 在该磁穿隧接面堆栈的该多个层上形成一顶端电极层和一硬掩模层，其中，该顶端电 极层和该磁穿隧接面堆栈的该多个层依照该第三区域中的该对准用沟道的图案轮廓；以及 利用该定位标记以图案化该顶端电极层和该磁穿隧接面堆栈的该多个层，其中，该定 位标记可从该磁穿隧接面堆栈的该多个层的上表面上目视到，藉此将图案化的磁穿隧接面 堆栈对准至该底端电极。6. 如权利要求5所述的方法，其中，图案化该顶端电极层和该磁穿隧接面堆栈的多个层 包含： 在该顶端电极层上设置一掩模；以及 执行一蚀刻程序，藉此在该第二区域中移除该顶端电极层和该磁穿隧接面堆栈的上层 中未受到该掩模覆盖住的曝露部分，并在该第一及第三区域将该顶端电极和该磁穿隧接面 堆栈的上层全部移除，其中，图案化的顶端电极所包含的侧表面对齐至图案化的磁穿隧接 面堆栈的上层的侧表面。7. 如权利要求6所述的方法，其中，图案化该顶端电极层和该磁穿隧接面堆栈的多个层 包含： 在该第一、第二及第三区域上形成一介电衬层，其中，该介电衬层在该第二区域中覆盖 住该图案化的顶端电极的曝露表面和该磁穿隧接面堆栈的上层；以及 执行一毯式蚀刻程序，藉此移除该介电衬层的水平部分，而留下垂直部分作为该图案 化的顶端电极和该磁穿隧接面堆栈的上层的侧壁上的介电隔离结构。8. 如权利要求7所述的方法，其中，图案化该顶端电极层和该磁穿隧接面堆栈的多个层 包含： 执行一蚀刻程序，藉此在该第二区域中定义出该磁穿隧接面堆栈的下层，并将该第一 及第三区域中的该磁穿隧接面堆栈的下层全部移除，其中，该介电隔离结构作为一蚀刻掩 模，且该磁穿隧接面堆栈的该下层定义为该磁穿隧接面堆栈的该下层的长度大于该磁穿隧 接面堆栈的该上层的长度。9. 如权利要求8所述的方法，其包含： 在该第一、第二及第三区域上形成一封装衬层，其中，该封装衬层覆也盖住该图案化的 顶端电极和磁穿隧接面堆栈，且其中，该封装衬层和该介电隔离结构的材质包含nBLOK。10. 如权利要求9所述的方法，其包含： 在该第一、第二及第三区域上形成一第三上介电层；以及 执行一平坦化程序，藉此移除该第三上介电层，直到曝露出该顶端电极的上表面为止。11. 如权利要求10所述的方法，其中，该第二区域中的该镶崁互连直接耦接及接触至该 顶端电极。12. 如权利要求10所述的方法，其包含： 在该第一、第二及第三区域上形成一额外的顶端电极层；以及 图案化该额外的顶端电极层，使得该额外的顶端电极层位于该第二区域的留下部分具 有足够的宽度以电性连接至位于该第二区域的下方的该磁穿隧接面堆栈，并且将该额外的 顶端电极层位于该第一及第三区域的部分全部移除，其中，该额外的顶端电极层的留下部 分形成于该第三上介电层上且对应至一上顶端电极部，而该顶端电极的侧表面对齐至上磁 穿隧接面堆栈层的侧表面，并且对应至该顶端电极的一下顶端电极部。13. 如权利要求12所述的方法，其中，该第二区域中的该镶崁互连直接耦接及接触至该 上顶端电极部。14. 如权利要求10所述的方法，其包含： 在该第一、第二及第三区域上形成一第四上介电层； 图案化该第四上介电层，藉此在该第二区域中形成一沟道开口； 在该第一、第二及第三区域上形成一额外的顶端电极层，其中，该额外的顶端电极层填 满该第二区域中的该沟道开口；以及 执行一平坦化程序，藉此移除该额外的顶端电极层的多余部分以定义出一上顶端电极 部，且该顶端电极的侧表面对齐至上磁穿隧接面堆栈层的侧表面，并且对应至该顶端电极 的一下顶端电极部。15. 如权利要求14所述的方法，其中，该第二区域中的镶崁互连直接耦接及接触至该上 顶端电极部。16. -种装置，其包含： 一基板，其定义有至少第一、第二及第三区域； 一第一上介电层，其设置于该基板的该第一、第二及第三区域上，其中，该第一上介电 层在该第一及第二区域中包含一具有多个金属线路的第一上互连层； 一磁性随机存取记忆体(MRAM)记忆胞，其设置于该第二区域中，其中，该磁性随机存取 记忆体记忆胞包含一夹在该第一上介电层上的顶端及底端电极之间的磁穿隧接面(MTJ)组 件，其中，该底端电极直接接触至该第二区域的该第一上互连层中的该金属线路；以及 一介电层，其设置在该第一、第二及第三区域上并覆盖该第一上介电层，其中，该介电 层包含一第二上互连层，其在该第一区域具有一双镶崁互连，且在该第二区域具有一镶崁 互连，其中，该第一区域中的该双镶崁互连设置于且耦接至该第一区域中的该金属线路，而 该第二区域中的该镶崁互连耦接至该磁穿隧接面组件。17. 如权利要求16所述的装置，其中，该第一区域为一逻辑区域以容纳至少一逻辑组 件，该第二区域为一记忆胞区域以容纳该磁性随机存取记忆体记忆胞，而该第三区域为该 装置的一个割线道。18. 如权利要求17所述的装置，其中，该介电层包含： 一第二上介电层，其设置在该第一、第二及第三区域上，用以覆盖该第一上介电层，其 中，该第一及第二上介电层包含低k介电层，而该第二上介电层在该第二及第三区域中包含 第一及第二沟道开口，其中，该第一沟道开口从该第二上介电层的上表面延伸至该第二区 域中的该金属线路的上表面，且其用以容纳该底端电极和该第二沟道开口，并对应至一对 准用沟道，且该对准用沟道从该第二上介电层的该上表面延伸至该第一上介电层的一部 分。19. 如权利要求18所述的装置，其中： 该顶端电极包含一下顶端电极部和一上顶端电极部，其中，该下顶端电极部的侧表面 对齐至该磁穿隧接面组件的上层的侧表面，且该上顶端电极部的长度大于该磁穿隧接面组 件的该上层的长度；以及 该第二区域中的该镶崁互连直接耦接及接触至该上顶端电极部。20. 如权利要求18所述的装置，其中： 该顶端电极包含单一个顶端电极部，其侧表面对齐至该磁穿隧接面组件的上层的侧表 面；以及 该第二区域中的该镶崁互连直接耦接及接触至该单一个顶端电极部。
【文档编号】H01L27/22GK105977202SQ201610144634
【公开日】2016年9月28日
【申请日】2016年3月14日
【发明人】D·P-C·沈, 陈元文, 蒋懿, 易万兵, 傅仰伟, 丛海
【申请人】新加坡商格罗方德半导体私人有限公司