模式选择平衡编码互连的制作方法
【技术领域】
[0001]本发明一般涉及用于减少计算机设备中信号线之间串扰的技术。更具体的，本公开描述了利用具有最大带宽的数据总线的信号线间串扰的编码技术。
【背景技术】
[0002]现代计算设备继续将数量渐增的组件包含在较小的设备机箱中。随着机箱容积的减小，组件间数据总线的布线密度增加，这导致相应增加了数据总线的信号线间串扰噪声。串扰易于降低总线性能，这易于限制数据总线可在组件间成功传输数据的数据速率。减少数据总线中串扰的一种方式是增加信号线的间距，这限制了能达到的小型化程度。
【附图说明】
[0003]图1是具有减少串扰的信令模块的示例计算系统的框图；
[0004]图2是示出了位于总线的驱动和接收端的示例信令模块对的框图；
[0005]图3是由四输入编码器使用的编码过程的数学表示，例如图2的其中一个编码器;
[0006]图4是当以被一般模式互连抑制的方式编码四个互连时说明一般模式效果的四眼图的图示；
[0007]图5A是由四输入编码器使用的编码矩阵W ；
[0008]图5B是用于四输入编码器的编码矩阵的不例；
[0009]图6是由解码器使用的解码过程的图示；
[0010]图7A是由N输入编码器使用的解码矩阵I，其中N对应耦合至解码器的信号线数量;
[0011]图7B是用于四输入解码器的解码矩阵的示例；
[0012]图8A是说明了在最大速度下运行的一般模式互连的四眼图的图示；
[0013]图8B是说明了平衡编码导体的四眼图的图示；
[0014]图9是宽四位组至四位组间距的图示；
[0015]图10是窄四位组至四位组间距的图示；
[0016]图11是总结用于提升互连的最大带宽的方法的过程流程图；
[0017]图12是根据本技术的前送时钟架构的图示；
[0018]图13是传送物理层的示例；以及
[0019]图14是接收物理层的示例。
[0020]贯穿本公开以及附图所使用的相同附图标记涉及相同的组件和特征。100系列的附图标记涉及最初在图1中发现的特征；200系列的附图标记涉及最初在图2中发现的特征；以此类推。
【具体实施方式】
[0021 ] 本文公开的主题涉及用于在数字系统的组件间传送信息的信令技术，例如举例来说主板上的存储器总线。每个组件可包括具有编码块的输入/输出(I/O)传送器以及具有解码块的I/O接收器。在组件间传送的数据被编码和解码从而消除串扰的负面效果并提高信号质量。本文公开的信令技术提供在封装、印刷电路板(PCB)、多芯片模块(MCM)以及多芯片封装(MCP)上布线密度和总线速度两方面的显著提升。提高布线密度和总线速度能够将更多功能设计在更小的体积中并有助于根据摩尔定律促进计算机性能的扩展。
[0022]在下面的描述中，提出了大量具体细节，诸如处理器和系统配置的具体类型的示例，具体硬件结构、具体架构和微架构细节、具体寄存器配置、具体指令类型、具体系统组件、具体测量/高度、具体处理器流水线级以及操作等，以提供对本发明的彻底理解。然而，对于本领域技术人员显而易见的是这些具体细节无需用于实践本发明。在其它实例中，公知组件或方法，诸如具体和可供选择的处理器架构、用于描述的算法的具体逻辑电路/编码、具体固件编码、具体互连操作、具体逻辑配置、具体制造技术和材料、具体编译器实现、代码形式的具体算法表达、具体关机和选通技术/逻辑以及计算机系统的其它具体操作细节并没有详细描述，以避免不必要地模糊本发明。
[0023]虽然在具体集成电路中可参考能量节约和能量效率描述下述实施例，例如在计算平台或微处理器中，但是其它实施例可应用于其它类型的集成电路和逻辑装置。本文描述的实施例的相似技术和教导可应用于也可受益于更好的能量效率和能量节约的其它类型的电路或半导体设备。例如，公开的实施例并不限于桌面计算机系统或超级本(Ultrabooks?)。并也可用于其它设备，例如手持设备、平板计算机、其它薄型笔记本、片上系统(S0C)设备以及嵌入式应用。手持设备的某些示例包括蜂窝电话、互连网协议设备、数码相机、个人数字助理(PDA)以及手持PC。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或者可执行下文教导的功能和操作的任意其它系统。此外，本文描述的装置、方法和系统并不限于物理计算设备，同样可涉及用于能量节约和效率的软件优化。正如将在下文的描述中变得显而易见的，本文描述的方法、装置和系统的实施例(无论是参考硬件、固件、软件还是它们的组合)对于未来通过性能考虑平衡的‘绿色技术’是至关重要的。
[0024]随着计算系统的发展，其中的组件变得更加复杂。结果，在组件间耦合和通信的互连架构的复杂度同样在增加以确保满足最优组件操作的带宽需求。此外，不同市场细分需要不同方面的互连架构以适应市场需求。例如，服务器需要更高的性能，而移动生态系统有时能够牺牲全部性能以节省功耗。但是，大部分结构的单一目的是提供具有最大节能的最高可能性能。下文，讨论了多种互连，它们可潜在地受益于本文描述的技术方面。
[0025]图1是可允许模式选择编码互连的示例计算系统的框图。该计算系统100例如可为移动电话、膝上型计算机、超级本、台式计算机、服务器、或平板计算机，等等。该计算系统100可包括适于执行存储的指令的处理器102，以及存储可由处理器102执行的指令的存储设备104。处理器102可为单核处理器、多核处理器、计算集群、或任意数量的其它配置。处理器102可实施为复杂指令集计算机(CISC)或精简指令集计算机(RISC)处理器、x86指令集兼容处理器，多核，或任意其它微处理器或中央处理单元(CPU)。在其它实施例中，处理器102包括双核处理器、双核移动处理器等。
[0026]存储设备104可包括随机存取存储器(例如，SRAM、DRAM、零电容器RAM、S0N0S、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM 等)、只读存储器(例如，掩模型 ROM、PROM、EPROM、EEPROM等)、闪存或任意其它适合的存储系统。根据本文描述的实施例，该存储设备104可用于存储计算机可读指令，当该指令由处理器执行时，引导处理器执行各种操作。
[0027]计算系统100还可包括处理计算机产生的图形的图形处理器106。该图形处理器106配置为处理与要传送给显示器(未示出)的图形的产生相关的存储器。该显示器可为从外部连接至计算机系统100的计算机系统100的机内组件。该计算机系统100还可包括用于连接和控制其它I/o设备(未示出)的1/0集线器108，例如网络接口控制器、存储器存储设备、用户输入设备等。耦合至1/0集线器108的1/0设备可为计算机系统100的机内组件，或者可为从外部连接至计算机系统100的设备。
[0028]该计算系统100还可包括处理处理器102、存储器104、图形处理器106和1/0集线器108之间的通信的存储控制集线器110。计算系统100的各组件间的通信可通过多种数据总线执行。例如，图形处理器106可通过图形总线112耦合至存储控制器110。存储器104可通过存储总线114耦合至存储控制器110。处理器102和存储控制器110之间的数据总线可称为前端总线116。存储控制器110和1/0集线器108之间的数据总线可称为内部总线118。
[0029]在某些实施例中，处理器102、图形处理器106、存储设备104、存储控制器110、以及1/0集线器108可为耦合至主板的分离集成电路芯片。在某些实施例中，处理器102、图形处理器106、存储设备104、存储控制器110以及1/0集线器108的一个或多个可包含在多芯片模块(MCM)、多芯片封装(MCP)或片上系统(S0C)中。取决于特定应用的设计考虑，总线112、114、116、118中的一个或多个的信号线至少部分地可被安排在一个或多个电路板上。
[0030]计算系统100还包括促进耦合至各自总线的组件之间的数字通信的信令模块120。每个信令模块120接收一个数字信号并产生在各总线的信号线上传播的电压信号。如下文进一步解释的，电压信号由信令模块以减少数据总线的信号线间的串扰效果的方式编码。各自的信令模块120可耦合至或包含于通过使用单端通信的数据总线传送数据的计算设备100的任意组件。例如，信号组件可包含在处理器102、图形处理器106、存储设备104、存储控制器110以及1/0集线器108等中。
[0031]应当理解，图1的框图并不意欲表明计算系统100要包括图1中示出的所有组件。而是计算机系统100可包括更少的或没有在图1示出的额外组件。此外，组件可根据任何适当的系统架构彼此耦合，包括图1示出的系统架构或使用数据总线以促进组件之间单端通信的任何其它适当的系统架构。例如，本发明的实施例还可实施于任何适当的电子设备，包括超小型设备，诸如片上系统(S0C)以及多芯片模块。它还可用在用