实现逻辑波形数据存储的方法
【技术领域】
[0001] 本发明属于电子信号采样测量技术领域，尤其涉及一种实现逻辑波形数据存储的 设计方法。
【背景技术】
[0002] 随着电子技术的发展，数字系统的设计正朝着复杂程度高、工作速度快的方向发 展，对测试仪器提出了更高的要求。由模拟系统的时域和频域分析发展起来的传统的测试 方法与测试仪器往往难W奏效，必须研制专用于数字系统的数据域测试仪器。逻辑分析仪 作为数据域测试仪器中应用最为广泛的通用测试仪器，逻辑分析仪是一种分析数字化设备 硬件和软件的仪器，具有数据捕获、存储、处理的功能，是最重要的数据域测试仪器之一，其 存储深度决定了获取数据的多少，存储深度越深，表明在相同分析频率下所能观察到的时 间范围就越大。
【发明内容】
[0003] 本发明的技术效果能够克服上述缺陷，提供一种实现逻辑波形数据存储的方法， 其实现逻辑波形数据存储。
[0004] 为实现上述目的，本发明采用如下技术方案：其包括如下步骤；计数流程、触发控 制流程、FIFO写入控制流程，
[0005] 其中，计数流程包括如下步骤：
[000引（1)判断清零信号是否有效，有效，继续判断；无效，进行下一步；
[0007] (2)判断预置数使能是否有效，有效，返回步骤（1);无效，进行下一步；
[0008] (3)判断计数使能信号是否有效，无效返回步骤（1);有效，进行下一步；
[000引 （4)计数值加1 ;
[0010] (5)存储深度判断，设定计数器模；
[0011] (6)判断计数器是否计满，否，返回步骤（1);是，进行下一步；
[001引 （7)计数值清零，计数器溢出，并返回步骤（1);
[0013] 其中，触发控制流程包括如下步骤：
[0014] (1)写入预触发计数器、延时计数器的初值，触发使能关闭；
[0015] (2)预触发计数器、地址产生计数器计数，存储控制使能；
[0016] (3)判断PCNF是否等于1，否，继续；是，进行下一步；
[0017] (4)开启触发使能，等待触发标志TF ;
[001引 妨判断TF是否等于1，否，继续；是，进行下一步；
[0019] (6)延时计数器计数；
[0020] (7)判断DCNF是否等于1，否，继续；是，进行下一步；
[0021] (8)停止数据存储，结束；
[0022] 其中，FIFO写入控制流程包括如下步骤：
[002引 （1)初始化；
[0024] 似判断写使能是否等于1，否，继续；是，进行下一步；
[00巧](3)判断预触发标志是否等于1，是，进行下一步；否，判断FIFO是否满，FIFO未 满，写FIF0;FIF0已满，结束；
[0026] (4)判断触发标志是否等于1，否，同步读FIFO;是，读使能无效。
[0027] 本方法通过存储器的选择、计数器设计、FIFO控制电路、SRAM控制电路、数据输出 选择、寄存器读写与地址译码等设计，实现逻辑波形数据存储。
【附图说明】
[0028] 图1为计数器流程图；
[0029] 图2为计数器仿真图；
[0030] 图3为触发字地址锁存电路；
[0031] 图4为触发控制流程图；
[003引 图5为FIFO电路连接图；
[003引图6为FIFO写入控制流程图；
[0034] 图7为总线选择器；
[0035] 图8为寄存器读写电路；
[0036] 图9为本发明的地址译码电路。
【具体实施方式】
[0037] 本发明的实现逻辑波形数据存储的方法，包括如下步骤：计数流程、触发控制流 程、FIFO写入控制流程，
[0038] 其中，计数流程包括如下步骤：
[003引 （1)判断清零信号是否有效，有效，继续判断；无效，进行下一步；
[0040] 似判断预置数使能是否有效，有效，返回步骤（1);无效，进行下一步；
[0041] (3)判断计数使能信号是否有效，无效返回步骤（1);有效，进行下一步；
[004引 （4)计数值加1 ;
[0043] (5)存储深度判断，设定计数器模；
[0044] (6)判断计数器是否计满，否，返回步骤（1);是，进行下一步；
[004引 （7)计数值清零，计数器溢出，并返回步骤（1);
[0046] 其中，触发控制流程包括如下步骤：
[0047] (1)写入预触发计数器、延时计数器的初值，触发使能关闭；
[0048] (2)预触发计数器、地址产生计数器计数，存储控制使能；
[0049] (3)判断PCNF是否等于1，否，继续；是，进行下一步；
[0050] (4)开启触发使能，等待触发标志TF ;
[00川 妨判断TF是否等于1，否，继续；是，进行下一步；
[0052] (6)延时计数器计数；
[0053] (7)判断DCNF是否等于1，否，继续；是，进行下一步；
[0054] (8)停止数据存储，结束；
[00巧]其中，FIFO写入控制流程包括如下步骤：
[005引 （1)初始化；
[0057] 似判断写使能是否等于1，否，继续；是，进行下一步；
[0058] (3)判断预触发标志是否等于1，是，进行下一步；否，判断FIFO是否满，FIFO未 满，写FIF0;FIF0已满，结束；
[0059] (4)判断触发标志是否等于1，否，同步读FIFO;是，读使能无效。
[0060] 1、存储器选择
[0061] 本方法采样了两种存储器，一种是在FPGA内部实现8个FIFO来存储500MHz采样 时的数据，另外选择了 4个ISSI公司的SRAM芯片IS61LV25616AklO来存储其它采样率的 数据，该芯片的存储容量为25服X 16位，访问时间10ns。没有采用外部SRAM存储500MHz 采样数据的原因是：1，采样外部存储器将需要再增加4个SRAM,在加大硬件成本的同时，也 增加了对FPGA普通1/0 口的需要，引起管脚资源紧张。2,采用内部存储器，可W实现"高速 取样"功能，即在500MHz W下定时采样的时候，同时可W在内部存储器中保存触发点附近 16K深度的400MHz采样的数据，给用户提供一个细致的观察窗口。W下是各个采样率下的 最大存储深度。
[0062] 定时分析的存储深度：
[006引 1，500MHz采样 最大深度16K 用8个FIFO存储
[0064] 2,200MHz/100MHz采样 最大深度1M 用4个SRAM存储
[006引 4, 50MHz及W下 最大深度256K用1个SRAM存储
[0066] 状态分析的存储深度：
[0067] 所有采样率 最大深度256K 用1个SRAM存储
[0068] 在定时分析50MHz及W下采样率的时候，在毛刺采样功能选择的情况下，用一个 SRAM来保存毛刺数据。
[0069] 2、计数器设计
[0070] 计数器电路完成SRAM的地址产生W及触发的起始、终止计数，它包括两个SRAM地 址产生计数器、一个预触发计数器和一个延时计数器，送四个计数器结构相同。计时器用 VHDL编写，有清零、使能、预置数、模可编程等功能，系统总是把计数器的模设为数据的存储 深度，当用户选择存储深度的时候也就选定了计数器的模，计数器计满后输出溢出标志，同 时又从0开始循环计数。计数器用VHDL编写，流程图如图1所示
[0071] 从流程图中可W看到，计数器从0或预置数开始计数，当计满后（即计到存储深 度一1)，产生溢出信号，又从0开始计，不断重复，直到使能信号为0。图2是计数器的波形 仿真图。
[0072] 触发控制由预触发计数器和延时计数器实现。应用程序根据用户设置的延时比例 和存储深度，计算出预触发计数器和延时触发器的初值并预置数，其中预触发计数器初值 的计算公式为；延迟数％ X存储深度，其计数最大值为存储深度，延时计数器初值计算公 式为；存储深度一延迟数％ X存储深度，其计数最大计数值为存储深