具有增大的故障覆盖率的集成电路的制作方法
【技术领域】
[0001]本发明一般地涉及电子设计自动化(EDA)工具，并且更特别地，涉及用于增大集成电路的故障覆盖率的EDA工具。
【背景技术】
[0002]集成电路(IC)通常包含各种模拟及数字构件。这样的IC可能具有在制造过程中由尘埃粒子污染导致的制造缺陷，这些制造缺陷能够导致IC出故障。因而，为检测这样的制造缺陷而测试IC是非常重要的。可测性设计(DFT)技术给IC添加了可测试特性，用于检查并识别制造缺陷。DFT使自动测试设备(ATE)能够在IC上执行各种故障测试。ATE使用由例如自动测试模式生成器(ATPG)、伪随机模式生成器(PRPG)等测试模式生成器生成的测试模式(test patterns)，来检测在IC中的故障。经受这样的故障测试的IC被称为被测电路(CUT)。
[0003]DFT允许使用自动化来检测CUT的设计故障，并因此减少故障测试的开发和执行所需的时间和成本。DFT技术应当提供对于CUT的全部设计故障的覆盖率。DFT技术包括各种故障模型，例如，转换、路径延迟和固定型故障模型。转换故障模型被用来检测在具体时段内通过CUT传播的在CUT的特定元件处的状态转换故障。路径延迟故障模型计算出在⑶T内的路径上的每个元件的延迟之和，并且通过将该路径延迟之和与临界路径的延迟比较来检测故障。固定型故障模型，例如，固定于“O”及固定于“I”的故障模型，被用来检测会导致CUT的逻辑被固定于特定的逻辑状态(即，逻辑O或逻辑I)的在CUT的各个元件之间的故障连接。基于测试模式的来源，DFT技术被划分为扫描测试或内建自测试(BIST)。
[0004]一般地，扫描测试被用于检测设计故障。CUT在受到扫描测试时按照两种模式操作——测试模式(也称为移位操作)和功能模式(也称为捕获操作)。在扫描测试开始时，CUT被设置为处于测试模式。在测试模式中，CUT被划分成多个片上逻辑模块。每个片上逻辑模块被进一步分到扫描链或路径之内。逻辑模块的数字逻辑元件(例如，触发器、锁存器和数据寄存器)被连接在一起以形成扫描链或路径。ATE将由ATPG生成的第一测试模式串行扫描到扫描路径的数字逻辑元件之内。CUT然后切换到功能模式达CUT的时钟信号的一个时钟周期，在该功能模式中CUT的主输出被观察到，并且CUT的主输入根据CUT的设计的功能要求而设定。CUT然后切换回到测试模式，并且扫描路径的输出在每个时钟周期内被观察到。然后，当前一测试模式向外移位到多个输入签名读出器(MISR)用于分析时，ATE将第二测试模式装载到扫描路径之内。该过程被重复，直到满足CUT的所要求的故障覆盖率。ATPG使用CUT的网表的门级表示来生成测试模式，并且因此测试模式是确定性的。但是，ATPG不具有足够的存储容量来存储覆盖全部转换、路径延迟和固定型故障模型的整个测试集。
[0005]BIST是为启用在⑶T内的逻辑自检查而提供的自测试机制。例如，BIST过程通常集成于符合其中安全特性的测试是至关重要的汽车电子器件的ISO 26262标准内。BIST类似于扫描测试，但使用PRPG (例如，线性反馈移位寄存器(LFSR))来代替ATPG，用于生成伪随机测试模式。由于BIST不需要任何附加设备，例如，用于故障测试的ATPG，因而BIST能够在现场执行(即，在IC组装厂之外)。BIST比扫描测试方法需要更少的时间来执行故障测试方法，并且因此降低了制造成本。但是，在BIST期间施加于CUT的伪随机测试模式不提供组构的故障覆盖率，并且通常会遗漏，难以检测到故障。要克服上述缺点，IC需包含观察及控制测试点。观察测试点是用来检测故障的逻辑元件的输出，而控制测试点是用来控制输入的逻辑元件的输入。
[0006]EDA工具在IC的设计阶段中使用，例如，用于IC的各种电路构件的布局/层面规划以及故障覆盖率要求。图1A示出了正被使用观察及控制测试点进行结构测试的一种常规IC 100的示意性框图。IC 100包含与IC 100的第一逻辑元件集(未示出)的输出对应的第一观察测试点集(A、B、C、D、E、F、G和H)，第一、第二及第三XOR门102、104和106，以及第一扫描触发器108。第一 XOR门102的第一、第二、第三及第四输入端子分别连接至观察测试点A、B、C和D。第一 XOR门102的输出端子输出第一测试信号。第二 XOR门104的第一、第二、第三及第四输入端子分别连接至观察测试点E、F、G和H。第二 XOR门104的输出端子输出第二测试信号。第三XOR门106具有与用于接收第一测试信号的第一 XOR门102的输出端子连接的第一输入端子，与用于接收第二测试信号的第二 XOR门104的输出端子连接的第二输入端子，以及用于输出观察测试信号的输出端子。第一扫描触发器108连接于IC 100的扫描链的第三XOR门106与第二扫描触发器(未示出)之间。第一扫描触发器108具有与用于接收观察测试信号的第三XOR门106的输出端子连接的数据输入端子，用于接收测试模式集的扫描输入端子，用于接收扫描使能信号的扫描使能输入端子，以及用于接收时钟信号的时钟输入端子。在一个实例中，当IC 100正受到使用ATE进行的测试时，测试模式集能够由ATPG(未示出)或PRPG(未示出)生成。在另一个实例中，当BIST被调用时，测试模式集由IC 100在内部生成。第一扫描触发器108的输出端子连接至第二扫描触发器，用于基于扫描使能信号的逻辑状态而输出观察测试信号和测试模式集中的至少一个。
[0007]在操作中，当扫描使能信号为高时，即，在IC 100的移位操作期间，测试模式集在第一扫描触发器108的输出端子处输出。当扫描使能信号为低时，即，在IC 100的捕获操作期间，观察测试信号在第一扫描触发器108的输出端子处输出。因此，IC 100的所需故障覆盖率得以满足。但是，IC 100包含多个观察测试点集，并且对于每个观察测试点集，附加的扫描触发器被插入扫描路径内。因此，扫描路径的长度增大，这会增加为测试IC 100所需的面积开销和时间。
[0008]图1B示出了作为能够使用观察及控制测试点来测试的IC的另一种常规IC 110。图1A的第一扫描触发器108被替换为第四XOR门112和AND门112。IC 110还包含第三扫描触发器116，该第三扫描触发器116是扫描路径的预先存在的扫描触发器。AND门114具有与用于接收观察测试信号的第三XOR门106的输出端子连接的第一输入端子，用于接收观察测试点使能信号的第二输入端子，以及用于输出观察测试信号的输出端子。第四XOR门112具有与AND门114的输出端子连接的用于接收观察测试信号的第一输入端子以及用于接收来自IC 110的功能路径的数据输入信号的第二输入端子。第三扫描触发器116的数据输入端子连接至第四XOR门112的输出端子，用于基于观察测试点使能及观察测试信号的逻辑状态来接收观察测试信号和数据输入信号之一。第三扫描触发器116的扫描输入端子接收测试模式集。第三扫描触发器116的扫描使能输入端子接收扫描使能信号，并且其时钟输入端子接收时钟信号。
[0009]在操作中，观察测试点使能信号在测试期间为高。当扫描使能信号为高时，即，在移位操作期间，测试模式集在第三扫描触发器116的输出端子处输出。当扫描使能信号在捕获操作期间为低时，观察测试信号和数据输入信号之一在第三扫描触发器116的输出端子处输出。观察测试信号的逻辑状态指示出IC 110是有故障还是没有故障。因而，第三扫描触发器116的输出指示IC 110是否有故障，并且因此使得能够进行故障检测。由于整个观察测试点集均由测试技术所覆盖，因而IC 100的所需要的故障覆盖率得以满足。由于第三扫描触发器116是扫描路径的现有扫描触发器，因而不需要与第一观察测试点集对应的附加的扫描触发器。但是，第四XOR门112在功能操作模式期间添加了 IC 100的功能时序的延迟。
[0010]因此，拥有具有增大的故障覆盖率的IC设计以及能够修改IC设计以生成具有提高的故障覆盖率但没有增大的面积或功能时序的IC设计的EDA工具将是有利的。
【附图说明】
[0011]下面关于本发明的优选实施例的详细描述在结合附图来阅读时将会更好理解。本发明通过举例来说明，但是并不受附图所限制，在附图中相同的附图标记指示相似的元件。
[0012]图1A和IB是正受到结构测试的常规集成电路的示意性框图；
[0013]图2是根据本发明的一种实施例的用于增大集成电路设计的故障覆盖率的电子设计自动化(EDA)工具的示意性框图；
[0014]图3是根据本发明的一种实施例的一个示例性集成电路设计的示意性框图；
[0015]图4是根据本发明的一种实施例的另一个示例性集成电路设计的示意性框图；以及
[0016]图5是根据本发明的一种实施例的一个可测试的集成电路的示意性框图。
【具体实施方式】
[0017]关于附图的详细描述意指作为关于本发明的当前优选实施例的描述，但并非旨在表示本发明可以实施的唯一形式。应当理解，相同的或等效的功能可以通过意指包含于本发明的精神和范围之内的不同实施例来实现。如同本文所使用的，术语多路复用器已经缩写为复用器(mux)。
[0018]在本发明的一种实施例中，提供了用于增大集成电路设计的故障覆盖率的一种电子设计自动化(EDA)工具。该集成电路设计包含与集成电路设计的多个逻辑元件的输出对应的多个观察测试点。EDA工具包含用于存储集成电路设计的存储器以及与存储器通信的处理器。处理器包含用于识别与该