一种cpu互联系统及实现方法
【专利摘要】本发明提供了一种CPU互联系统及实现方法，CPU互联系统包括八个CPU；其中，每一个CPU与另外七个CPU中的三个CPU相连，每两个CPU之间的连接线路上所包括的CPU个数不大于1。根据本方案，可以使八路服务器中任意两个CPU之间的数据访问的最短距离不超过两跳。
【专利说明】
一种CPU互联系统及实现方法
技术领域
[0001]本发明涉及服务器技术领域，特别涉及一种CPU互联系统及实现方法。
【背景技术】
[0002]随着用户对服务器的计算需求的提高，用户对单台服务器的处理能力要求越来越高。对于服务器，一般用路来划分处理能力，每路指一个CPU，八路服务器就是指同时可以支持8个CPU的服务器。八路服务器与传统服务器相比，在处理能力上与传统服务器相比具有很大的优势。
[0003]CPU互联的架构直接决定CPU之间数据访问的效率。现有的八路服务器是八个具有三组QPI总线的CPU代表立方体的八个端点，CPU互联的QPI总线代表立方体的12条边，位于立方体的对角线的两个端点上的CPU相互访问时，最短距离为3跳，S卩CPU必需经过其它两个(PU才能完成数据的访问。
[0004]可见，现有的CPU互联的架构在位于立方体的对角线的两个端点上的CPU相互访问时，最短距离为3跳，影响了数据访问的效率。
【发明内容】
[0005]本发明实施例提供了一种CPU互联系统及实现方法，可以使八路服务器的任意两个CPU之间相互访问的最短距离不超过两跳。
[0006]本发明实施例提供了一种CPU互联系统，包括:八个CPU;其中，
[0007]每一个CPU与另外七个CPU中的三个CPU相连，每两个CPU之间的连接线路上所包括的CPU个数不大于I。
[0008]优选地，
[0009]所述八个CPU包括由四个CPU组成的第一计算板和由另外四个CPU组成的第二计算板；
[0010]所述第一计算板中的四个CPU依次首尾相连，所述第二计算板中的四个CPU依次首尾相连；
[0011]所述第一计算板中的相邻两个CPU与所述第二计算板中与该相邻两个CPU位置相应的两个CPU--对应连接，所述第一计算板中另外两个CPU中每一个CPU与所述第二计算板中另外两个CPU中位置不相应的CPU相连。
[0012]优选地，
[0013]每一个CPU与另外七个CI3U中的三个CPU相连的连接线包括:快速通道互联QPI总线。
[0014]本发明实施例提供了一种CPU互联系统的实现方法，包括:
[0015]将八个CPU中每一个CPU与另外七个CPU中的三个CPU相连，以使每两个CPU之间的连接线路上所包括的CPU个数不大于I。
[0016]优选地，
[0017]所述将八个CPU中每一个CPU与另外七个CPU中的三个CPU相连包括:
[0018]依次首尾连接四个CPU，组成的第一计算板，依次首尾连接另外四个CPU，组成第二计算板；
[0019]将所述第一计算板中的相邻两个CPU与所述第二计算板中与该相邻两个CPU位置相应的两个CPU—一对应连接，将所述第一计算板中另外两个CPU中每一个CPU与所述第二计算板中另外两个CPU中位置不相应的CPU相连。
[0020]优选地，
[0021 ] 所述连接每一个CPU与另外七个CPU中的三个CPU包括:
[0022]通过快速通道互联QPI总线连接每一个CPU与另外七个CPU中的三个CPU。
[0023]本发明实施例提供了一种CPU互联系统及实现方法，通过八个CPU相互连接，每一个CPU与另外七个CPU中的三个CPU相连，每两个CPU之间的连接线路上所包括的CPU个数不大于I，从而可以使任意两个CPU进行数据访问时的最短距离不超过两跳，从而可以提高八路服务器中CPU之间的数据访问效率。
【附图说明】
[0024]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1是本发明一个实施例提供的一种CPU互联系统结构图；
[0026]图2是本发明又一个实施例提供的一种CPU互联系统结构图；
[0027]图3是本发明一个实施例提供的一种CPU互联系统实现方法流程图。
【具体实施方式】
[0028]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0029]如图1所示，本发明实施例提供了一种CPU互联系统，该CPU互联系统可以包括:八个CPU;其中，
[0030]每一个CPU与另外七个CPU中的三个CPU相连，每两个CPU之间的连接线路上所包括的CPU个数不大于I。
[0031]根据本发明的CPU互联系统，通过八个CPU相互连接，每一个CPU与另外七个CPU中的三个CPU相连，每两个CPU之间的连接线路上所包括的CPU个数不大于I，从而可以使任意两个CPU进行数据访问时的最短距离不超过两跳，从而可以提高八路服务器中CPU之间的数据访问效率。
[0032]如图2所示，在本发明的一个实施例中，该CPU互联系统至少可以包括如下一种连接方式:
[0033]所述八个CPU包括由四个CPU组成的第一计算板201和由另外四个CPU组成的第二计算板202 ；
[0034]所述第一计算板201中的四个CPU依次首尾相连，所述第二计算板202中的四个CPU依次首尾相连；
[0035]所述第一计算板201中的相邻两个CPU与所述第二计算板202中与该相邻两个CPU位置相应的两个CPU——对应连接，所述第一计算板201中另外两个CPU中每一个CPU与所述第二计算板202中另外两个CPU中位置不相应的CPU相连。
[0036]具体地，四个CPU依次首尾相连构成四边形，四边形可以为长方形、正方形、菱形或四个CPU位于不同平面所形成的四边形，下面以该四边形为正方形为例对本实施例进行说明。
[0037]第一计算板的四个CPU和第二计算板的四个CPU代表立方体的八个端点，构成立方体拓扑结构。
[0038]举例来说，第一计算板的四个0?1]分别为0?1]1工?1]2、0?1]3工?1]4，0?1]1与0?1]2连接，CPU2与CPU3连接，CPU3与CPU4连接，CPU4与CPUl连接；第二计算板的四个CPU分别为CPU5、CPU6、CPU7、CPU8，CPU5 与 CPU6 连接，CPU6 与 CPU7 连接，CPU7 与 CPU8 连接，CPU8 与 CPU5 连接；第一计算板与第二计算板连接时，CPUl与CPU5连接，CPU2与CPU7连接，CPU3与CPU6连接，CPU4与CPU8连接。
[0039]在本发明的一个实施例中，每一个CPU与另外七个CPU中的三个CPU相连的连接线包括:QPI(Quick Path Interconnect，快速通道互联)总线。
[0040]其中，QPI总线，官方名字叫做CSI，Common System Interface公共系统接口，用来实现芯片之间的直接互联。在八路服务器中，每个CPU通过QPI总线与其他CPU进行数据的访问，无需通过北桥进行转发，可以提升八路服务器的CPU之间的数据访问效率。
[0041]本发明实施例提供了一种CPU互联系统的实现方法，包括:
[0042]将八个CPU中每一个CPU与另外七个CPU中的三个CPU相连，以使每两个CPU之间的连接线路上所包括的CPU个数不大于I。
[0043]如图3所示，在本发明的一个实施例中，CPU互联系统的实现方法包括:
[0044]步骤301:通过QPI总线依次首尾连接四个CPU，组成的第一计算板，依次首尾连接另外四个CPU，组成第二计算板。
[0045]举例来说，四个CPU分别为CPUl、CPU2、CPU3、CPU4，其中CPUl与CPU2连接，CPU2与CPU3连接，CPU3与CPU4连接，CPU4与CPUl连接，四个CPU组成第一计算板;另外四个CPU分别为 CPU5、CPU6、CPU7、CPU8，其中 CPU5 与 CPU6 连接，CPU6 与 CPU7 连接，CPU7 与 CPU8 连接，CPU8 与CPU5连接，四个CPU组成第二计算板。
[0046]步骤302:通过QPI总线将第一计算板中的相邻两个CPU与所述第二计算板中与该相邻两个CPU位置相应的两个CPU—一对应连接，将所述第一计算板中另外两个CPU中每一个CPU与所述第二计算板中另外两个CPU中位置不相应的CPU相连。
[0047]具体地，可以将第一计算板的CPUl和CPU4第二计算板的CPU5和CPU8对应连接，将第一计算板的CPU2与第二计算板的CPU7连接，CPU3余CPU6对应连接。
[0048]综上，本发明实施例至少可以实现如下有益效果:
[0049]1、本发明实施例中，通过八个CPU相互连接，每一个CPU与另外七个CPU中的三个CPU相连，每两个CPU之间的连接线路上所包括的CPU个数不大于I，从而可以使任意两个CPU进行数据访问时的最短距离不超过两跳，从而可以提高八路服务器中CPU之间的数据访问效率。
[0050]2、本发明实施例中，通过QPI总线进行CPU之间的连接，可以使CPU通过QPI总线直接进行数据的访问，从而提高八路服务器中CPU之间的数据访问效率。
[0051]上述装置内的各单元之间的信息交互、执行过程等内容，由于与本发明方法实施例基于同一构思，具体内容可参见本发明方法实施例中的叙述，此处不再赘述。
[0052]需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个〃.....”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同因素。
[0053]本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤;而前述的存储介质包括:ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。
[0054]最后需要说明的是:以上所述仅为本发明的较佳实施例，仅用于说明本发明的技术方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
【主权项】
1.一种CRJ互联系统，其特征在于，包括:八个CRJ;其中， 每一个CI3U与另外七个CI3U中的三个CI3U相连，每两个CI3U之间的连接线路上所包括的CPU个数不大于I。2.根据权利要求1所述的CPU互联系统，其特征在于，所述八个CHJ包括由四个CPU组成的第一计算板和由另外四个(PU组成的第二计算板； 所述第一计算板中的四个CPU依次首尾相连，所述第二计算板中的四个CPU依次首尾相连； 所述第一计算板中的相邻两个CPU与所述第二计算板中与该相邻两个CPU位置相应的两个CPU—一对应连接，所述第一计算板中另外两个CPU中每一个CPU与所述第二计算板中另外两个CPU中位置不相应的CPU相连。3.根据权利要求1和2中任一所述的CPU互联系统，其特征在于，每一个CPU与另外七个CPU中的三个CPU相连的连接线包括:快速通道互联QPI总线。4.一种CRJ互联系统的实现方法，其特征在于，包括: 将八个CPU中每一个CPU与另外七个CPU中的三个CPU相连，以使每两个CPU之间的连接线路上所包括的(PU个数不大于I。5.根据权利要求4所述的方法，其特征在于，所述将八个CPU中每一个CTU与另外七个CPU中的三个CPU相连，包括: 依次首尾连接四个CPU，组成的第一计算板，依次首尾连接另外四个CPU，组成第二计算板； 将所述第一计算板中的相邻两个CPU与所述第二计算板中与该相邻两个CPU位置相应的两个CPU—一对应连接，将所述第一计算板中另外两个CPU中每一个CPU与所述第二计算板中另外两个CPU中位置不相应的CPU相连。6.根据权利要求4和5中任一所述的方法，其特征在于，所述连接每一个CPU与另外七个CPU中的三个CPU包括: 通过快速通道互联QPI总线连接每一个CRJ与另外七个CRJ中的三个CRJ。
【文档编号】G06F15/173GK105893322SQ201610202874
【公开日】2016年8月24日
【申请日】2016年4月1日
【发明人】黄家明, 乔英良, 李冠广
【申请人】浪潮电子信息产业股份有限公司